LABORATIONSINSTRUKTION. Avkodare, adderare och ALU med parallell VHDL

Transkript

1 Högskoln Dlrn Elektroteknik LABORATION LABORATIONSINSTRUKTION Avkodre, dderre och ALU med prllell VHDL KURS Digitlteknik LAB NR Ver INNEHÅLL 1. Kodomvndlre, BCD/7-segment 2. Adderre med grindr 3. Adderre med +-opertorn 4. ALU NAMN KOMMENTARER PROGRAM/KURS UTFÖRD GODKÄND SIGN

2 Lortion nr 3 Digitlteknik Innehåll: Syfte: Drivning v sjusegmentindiktor, olik typer v dderre, ALU. Att få kunskp och prktisk erfrenhet v: grundläggnde funktion och drivning v en sjusegmentindiktor olik typer v dderre uppyggnd v en ritmetisk logisk enhet (ALU) simulering v digitl konstruktioner relisering (progrmmering) v VHDL-konstruktioner i en CPLD dokumenttion 1. Kodomvndlre, BCD / 7-segment För tt enkelt kunn vis de deciml siffrorn 0-9 finns det färdig moduler med 7 st vlång lysdioder rrngerde som en 8. Dess moduler, enämnd sjusegmentindiktorer, innehåller för det mest endst de 7 (+1 för ev. decimlpunkt) lysdiodern med sin resp. nslutningr. För tt kunn vis siffrorn 0-9 på indiktorn krävs således tt mn ktiverr de 7 lysdiodern på rätt sätt. För tt slipp det mödosmm joet med tt själv direkt styr de 7 lysdiodern finns det kodomvndlre som omvndlr från t.ex. BCD-kod till 7- segmentsdrivning. I utvecklingskortet CoolRunner II finns 4 sjusegmentindiktorer som är kopplde enligt figuren nedn V Segmenten i indiktorern 4*2.2kΩ eteckns med,,,g, dp. Segmenten kn också eteckns 0,1,..., 7 som motsvrr elementen i en vektor 0 med 8 itr. f 5 e 4 g 6 d 3 1 c 2 dp 7 De övrig siffrorn i figuren nger stiftnumret på CPLD:en i utvecklingskortet *100Ω c d e f g dp Indiktorern är v typen gemensm nod. Exempel: Om stift 56= 0 och ll övrig är hög så kommer ll -segmenten tt lys! Om 129,128,126 = 0 så lyser r det vänstr - segmentet. Koden på ingångrn dp till tänder siffrn 1 på indiktorn. L pls

3 Vrje LED-segment estår i princip v en vnlig lysdiod. Lysdiodern motsvrr vnlig dioder, men spänningsfllet vid lednde tillstånd är etydligt större än för vnlig dioder. Normlt är spänningsfllet c 1,5 V för lysdioder och c 0,7 V för vnlig kiseldioder i dioderns frmriktning. För tt egräns strömmen i resp. LED-segment måste ett seriemotstånd läggs in melln vkodrens utgång och motsvrnde segment Beräkn strömmen genom lysdioden i figuren V Beräkningr: LED 100Ω +0.2 V Vid lortionen nvänds CoolRunner II och CoolRunner-II Utility Window som är ett övervknings/progrmmeringsprogrm som mäter kpselns tempertur och strömförrukning. Bestäm kpsels tempertur och strömförrukning: Ström vi Vccint =.. Ström vi Vccio1 =. Tempertur =... Antg tt ett 9 V tteri med kpciteten 1200 mah sk driv en CPLD med den totl strömförrukningen 50 µa. Hur mång timmr kn tteriet driv CPLD:en : Vid lortionen sk de fyr digitl switchrn SW1,SW0, BTN1, BTN0 och en v sifferindiktorern på utvecklingskortet till CoolRunnerII nvänds. CPLD:n måste därför progrmmers med ett VHDL progrm som gör omvndlingen från BCD till 7-segment-kod. Oserver tt BTN1 och BTN0 är normlt hög och det är prktiskt tt inverter signlern för tt gör nvändningen enklre. Tips: my_hex<= HEX(3) HEX(2) not HEX(1) not HEX(0); -- inverter de två sist elementen i vektorn HEX För tt gör det ännu enklre finns ett förslg till VHDL progrm i Wepck, se nedn. Gör på följnde sätt för tt kopier koden: Strt ett nytt projekt i Wepck Lägg till en ny VHDL-modul Kopier källkoden från: Edit/Lnguge Templtes/VHDL/Synthesis Construct//Coding exmples/misc/ 7-segment Disply Hex Conversion och stäng sedn fönstret Klistr in den kopierde koden i den egn VHDL-modulen. Rediger koden så tt den går tt syntetiser. L pls

4 Kompletter därefter projektet med nslutningrn till CPLD:en och prov funktionen. Modifier koden så tt insignlern 14 (1110) visr ett P och 15 (1111) visr ett L på displyen. Redovis uppgiften med den modifierde källkoden, tidsfördröjning (från Timing Report) ntlet nvänd mkroceller, oolesk ekvtioner och stiftnslutningr (från Fitter Report) i ett Word-dokument. Använd typsnittet Courier till kopierd text och Times för egn kommentrer. L pls

5 2. Adderre Addition v inär tl är en mycket vnlig opertion som förekommer lnd nnt i ll miniräknre, dtorer, mikroprocessorer och signlprocessorer. Adderren är huvuddelen i den ritmetisk enheten (Arithmetic Unit, AU) där den nvänds för tt utför de ritmetisk opertionern ddition sutrktion och även multipliktion och division. Den ritmetisk opertionen ddition förefller enkel men om den sk utförs med mximl hstighet är den mycket svår tt reliser med logisk kopplingr. Den snste metoden inneär tt dderren konstruers med 2-nivåers logik, och för dderren inneär det tt komplexiteten ökr med en viss fktor för vrje it som sk dders. Om ökningsfktorn är 2 för vrje it lir en 128 itrs dderre gånger mer komplex än en 1-itrs dderre. Även om den relisers med modernste teknologi kommer dderren tt li en fysiskt stor krets. /Om 20 trnsistorer, med dimensionen 100*100 nm, nvänds för tt reliser 1-itrs dderre kommer 128-itrs dderren i så fll tt kräv en yt på 6.8* m 2 vilket är 100 miljrder gånger större än jordens yt!/ Det finns olik metoder för tt konstruer dderre och en metod är tt efterlikn den mnuell metoden där mn dderr de minst signifiknt itrn först och sedn fortsätter med näst itr och tr med minnessiffrn från föregående position. Efter ett ntl dditioner tr tlet slut och resulttet finns förhoppningsvis klrt. Med logisk grindr motsvrr vrje ddition en heldderre och det går tt gör dderren för godtyckligt mång itr genom tt seriekoppl ett ntl heldderre. Figuren nedn visr en koppling för en 4-itrs dderre enligt den eskrivn metoden. Nckdelen med metoden är tt tidsfördröjningen (propgtion dely time) ökr med ntlet itr i dderren. c c 0 0 c 0 0 Heldderre >1 _ c c 1 1 c 1 1 Heldderre >1 _ c c 2 2 c 2 2 Heldderre >1 _ c c 3 3 c 3 3 Heldderre >1 _ c4 0 0 c0 1 1 c1 2 2 c2 3 3 c3 s0 s1 s2 s3 Figur: 4-itrs dderre Figuren visr ddition v två inär tl = < > och = < > som ger summn s = <s3 s2 s1 s0> och en minnessiffr c4. Minnessiffrn c0 nvänds egentligen inte vid dditionen och kn vr 0 konstnt. Eftersom konstruktionen är gjord med identisk lock kn mn åternvänd koden och det finns mycket r stöd för det i VHDL, men i det här fllet sk konstruktionen görs i en vnlig VHDL-modul. Oserver tt c1 till c3 är intern signler. Skriv prllell VHDL-kod för en 4-itrs dderre enligt figuren. Använd vektorer för signlern så långt det är möjligt. Simuler och verifier tt dditionen utförs på rätt sätt. Redovis uppgiften med källkod, tidsfördröjning (från Timing Report) ntlet nvänd mkroceller (från Fitter Report) i ett Word-dokument. Använd typsnittet Courier till kopierd text och Times för egn kommentrer. L pls

6 3. Adderre med +-opertorn Med +-opertorn kn ddition eskrivs mycket enkelt i VHDL. Hur opertionen lir reliserd estäms v syntesverktyget och eskrivningen v dderren är språkmässigt på en högre nivå än i föregående uppgift. Även sutrktion och multipliktion kn eskrivs på liknnde sätt. När konstruktionen överförs till hårdvr kn syntesverktyget utnyttj färdig och effektiv rutiner som är vpssde för den logik som sk nvänds. Additionen enligt föregående uppgift kn eskrivs med nednstående kod: lirry IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity n_dd is generic (n:positive:=3); port (,: in std_logic_vector (n downto 0); s: out std_logic_vector (n downto 0); cut: out std_logic); end n_dd; rchitecture Behviorl of n_dd is signl s_: std_logic_vector (n+1 downto 0); egin s_<= '0' + ; cut<=s_(n+1); s<= s_(n downto 0); end Behviorl; I exemplet nvänds prmetern n för tt enkelt kunn ändr ntlet itr som dderren retr med. När n = 3 erhålls en 4-itrs dderre. I tilldelningsstsen s_<= '0' + ; görs vektorn en it längre genom konktenering. Anledningen är tt vektorern ör h smm ntl itr på åd sidor om tilldelningtecknet. Simuler och verifier koden enligt exemplet ovn. Redovis med källkod, tidsfördröjning (från Timing Report) ntlet nvänd mkroceller och produkttermer (från Fitter Report) i ett Word-dokument. Ändr värdet på prmetern n och gör en tell som visr ntl produkttermer och tidsfördröjning som funktion v n och implementering med Optimize Blnce respektive Optimize Density från Process Properities/Fitting /Det finns ytterligre en prmeter, Optimize/Speed, som inte verkr ge någon förättring för jämfört med Optimize/Blnce./ Optimize Blnce Optimize Speed Optimize Density n tpd (ns) pt tpd (ns) pt tpd (ns) pt en slut en slut en slut I tellen nvänds CPLD XC2C256-7 TQ144, dvs smm CPLD som finns på utvecklingskortet CoolRunner-II. Kpseln hr totlt 144 nslutningr, vrv 118 kn nvänds som I/O. Vrför tr enen slut för n=39?... L pls

7 4. Aritmetisk logisk enhet, ALU. OBS Progrmmeringen och simulering v uppgift 4 är frivillig. Däremot måste de eräknde värden i tellern fylls i. x3 x2 x1 x0 y3 y2 y1 y0 oflow cut Z prit Aritmetisk Logisk Enhet ALU dd_1 su m1 m0 ritm u3 u2 u1 u0 Figur 5 Figuren ovn visr en Aritmetisk Logisk Enhet (ALU) med 4 itrs ordlängd. Insignlern till ALU:n är X = <x3,x2,x1,x0> och Y = <y3,y2,y1,y0) och 5 styrsignler. Insignlern X och Y är på 2-komplementform och kn representer tlen +7 till -8 vid ritmetisk opertioner. Vid logisk opertioner representerr X och Y enrt inär itmönster. Utsignlern från ALU:n är U = <u3,u2,u1,u0> som ger resulttet v den rimetisk eller logisk opertionen som är utförd i ALU:n. Dessutom finns fyr utsignler, flggor, som visr: oflow = 1 om tlområdet är överskridet vid en ritmetisk opertion cut = 1 om minnessiffr (crry) erhålles vid en ritmetisk opertion Z = 1 om U är 0000 prit = 1 om U innehåller ett udd ntl ettor Funktionen hos ALU:n eskrivs v nednstående tell: ritm su dd_1 m1 m0 Opertionsmod Mnemonics 0 x x 0 0 u = x, invers comx 0 x x 0 1 u = x nd y, itvis nd ndxy 0 x x 1 0 u = x xor y, itvis xor xorxy 0 x x 1 1 u = x or y, itvis or orxy x x u = x+y, ddition ddxy x x u = x-y, sutrktion suxy x x u = x+1, ökning med 1 incx x x u = x-1, minskning med 1 decx På sist sidn i lortionen finns en källkod visr hur en ALU kn konstruers med prllell VHDL enligt eskrivningen ovn. Kopier källkoden och syntetiser den. Koden innehåller ing formell fel men det finns tyvärr tre logisk fel i den. Simuler konstruktionen, rätt felen, och försök tt få ALU:n tt funger riktigt! Dokumenter resulttet med: Två utskrifter från simuleringen som visr tt den ritmetisk respektive logisk delen fungerr/fungerr inte. Källkod (om ALU:n fungerr), tidsfördröjning (från Timing Report), ntlet nvänd mkroceller etc. (från Fitter report). Smmnställningen sk sprs i ett WORD-dokument, med högst tre sidor. Progrmmer ALU:n i en Xilinx XC9572 och kontroller funktionen (frivillig uppgift). L pls

8 Tips för simulering v ALU:n Börj med tt test den logisk delen. För tt undersök de fyr logisk opertionern invers, nd, or och xor kn insignlern vr X = 0011 och Y = 1010 konstnt och m1,m0 vrier enligt tellen. För tt utför de logisk opertionern krävs tt de övrig styrsignlern hr värden: ritm = 0 (ger logisk opertioner) u = dd_1 = x (don t cre) eräknt simulert m1 m0 Opertion X Y U Z P U Z P 0 0 u = x, invers u = x nd y u = x xor y u = x or y Kompletter tellen med de förväntde värden på U Z och P (prit) och jämför med simuleringen. Den ritmetisk delen kn tests enligt nednstående teller. Addition: eräknt simulert x y opertion resultt OF,Z,C,P resultt OF,Z,C,P x+y x+y x+y x+y x+y x+y incx incx Kompletter tellen med de förväntde värden och de simulerde Sutrktion: eräknt simulert x y opertion resultt OF,Z,C,P resultt OF,Z,C,P x-y x-y x-y x-y x-y x-y decx decx Kompletter tellen med de förväntde värden och de simulerde L pls

9 Tips för tt rätt fel i koden Adderren i koden är (sk vr) konstruerd enligt nednstående lockschem. Hel ALU:n finns eskriven i lärooken (Digitl Kretsr, tredje upplgn, Lrs-Hugo Hemert, Studentlittertur) på sidorn 185 till 193. x3 x2 x1 x0 y3 y2 y1 y0 oflow overflow y3 y2 y1 y0 su cut Adderre 4 itr s3 s2 s1 s0 lirry IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; -- Uncomment the following lines to use the declrtions tht re -- provided for instntiting Xilinx primitive components. --lirry UNISIM; --use UNISIM.VComponents.ll; entity lu_ver_wrong is Port ( x, y: in std_logic_vector (3 downto 0); u: out std_logic_vector (3 downto 0); dd_1,su, m1,m0,ritm: in std_logic; oflow,cut,z,prit: out std_logic); end lu_ver_wrong; rchitecture Behviorl of lu_ver_wrong is signl y,y,lu,u: std_logic_vector (3 downto 0); signl s: std_logic_vector (4 downto 0); egin with dd_1 select y<= "0001" when '1', y when others; y<= not y when su='1' else y; s<= ('0'x) + y; cut<=s(4); oflow<= (not su nd not s(3) nd x(3) nd y(3))or (not su nd s(3) nd not x(3) nd not y(3))or (su nd not s(3) nd x(3) nd not y(3))or (su nd s(3) nd not x(3) nd y(3)); with ritm select u<= s(3 downto 0) when '1', lu when others; lu<= not x when m1='0' nd m0='0' else x nd y when m1='0' nd m0='1' else x xor y when m1='1' nd m0='0' else x or y; z<= ((u(3) nor u(2)) nor u(1)) nor u(0); u<=u; prit<= (u(3)xor u(2))xor (u(1)xor u(0)); end Behviorl; L pls