Digitalteknik, fortsättningskurs Föreläsning VHDL Very High Speed Integrated Circuit Hardware Description Language

Save this PDF as:
 WORD  PNG  TXT  JPG

Storlek: px
Starta visningen från sidan:

Download "Digitalteknik, fortsättningskurs Föreläsning VHDL Very High Speed Integrated Circuit Hardware Description Language"

Transkript

1 1 Digitalteknik, fortsättningskurs Föreläsning VHDL Very High Speed Integrated Circuit Hardware Description Language VHDL = VHSIC Hardware Description Language VHSIC = Very High Speed Integrated Circuit

2 VHDL & Verilog : Två HDL språk för hårdvarukonstruktion VHDL. Syntaxen liknar programmeringsspråket ADA. VHDL standardiserades 1987 IEEE Standard VHDL Language Reference Manual. Utges av IEEE. Verilog. Ursprung CAD-industrin. Språken har likartade modelleringsmöjligheter men olika syntax. Utökning av VHDL för analoga kretsar: - VHDL-AMS (VHDL- Analog Mixed Signal ) - Verilog-A, Verilog-AMS

3 Hårdvarubeskrivande språk VHDL, Verilog : RTL-nivå & Grind-nivå. För ASIC, FPGA, CPLD. SystemC : Klassbibliotek till C++. Möjliggör högre abstraktionsnivå än VHDL ( Transaction-Level Modelling ) SystemVerilog : Ursprung Verilog. Beskrivning/Specifikation/ Dokumentation av hårdvara. Simulering av hårdvara. Syntes av hårdvara.

4 Beskrivningar i VHDL Struktur och beteende Strukturbeskrivning VHDL koden beskriver systemet såsom en samling sammankopplade komponenter. Kan vara hierarkisk eller flat. Beteendebeskrivning VHDL koden beskriver funktionen på systemet eller komponenten, utan att beskriva strukturen på densamma. Struktur och beteende kan blandas i samma VHDL beskrivning. Struktur : Närmare realiseringen. Beteende : Mindre mängd detaljer. Medger snabbare simulering och modellering på högre abstraktionsnivå. 4

5 5 Entity ENTITY fulladder IS PORT(A:IN STD_LOGIC; B:IN STD LOGIC; Cin:IN STD LOGIC; S:OUT STD_LOGIC; Cout:OUT STD_LOGIC); END fulladder; Entiteten beskriver portarna mot omvärlden för kretsen.

6 6 Architecture ARCHITECTURE behave OF and2 IS BEGIN Cout<= (A and B) or (A and Cin) or (B and Cin); S<=A xor B xor Cin END behave; Architecture beskriver funktionen inuti kretsen.

7 7 Varför VHDL? VHDL används för att kunna kontrollera att man har kopplat rätt genom att simulera kretsen Kunna beskriva stora konstruktioner på ett enkelt sätt och sedan generera kretsen genom syntes Möjliggör strukturerade beskrivningar av en krets VHDL öka abstraktionsnivån

8 8 VHDL Ett starkt typat språk Signaler modelleras m.h.a. olika datatyper, t.ex. bit, har värdet 0 eller 1, (används sällan) bit_vector, flera bitar ( 0000, 1111 används sällan) std_logic, används normalt för att representera en digital signal type std_logic is ( U, X, 0, 1, Z, W, L, H, - ) std_logic_vector, används för bussar (tex , UUUUUUUU, ZZZZZZZZ, etc). Är en vektor med element av typen std_logic. Type: std_logic_vector is array (NATURAL range <>) of std_logic

9 VHDL basics cont. Enumeration types cont. Standard logic unsigned Resten av raden är kommentar TYPE std_ulogic IS ( U, -- uninitialized X, -- forcing unknown 0, -- forcing zero 1, -- forcing one Z, -- high impedance W, -- weak unknown L, -- weak zero H, -- weak one - ); -- don t care Relevant för simulering Relevant för compilatorn Tecken saknar betydelse för enstaka bitar Standard logic är vår rekomindation för alla binära signaler

10 10 VHDL Ett starkt typat språk boolean (false,true) integer (2 komplement representation, tex. -66, 134, , -899) Signed, unsigned Character ( A, B, C,.., 0, 1, 2,.) Uppräkningstyper, tex. type states is (S1,S2,S3,S4);

11 VHDL bibliotek. Kompilerade VHDL-komponenter lagras default i WORK biblioteket. WORK är ett symboliskt namn. Ofta döper man också katalogen till work. Biblioteken WORK och STD är alltid synliga för kompilatorn. Andra bibliotek som skall användas måste specificeras. Detta göres i koden före de delar som vill använda dem. Tex: library My_Lib; use My_Lib.Mina_Typer.ALL; 11

12 12 VHDL Hierarkin

13 13 VHDL std_logic. Typen std_logic finns definierad i paketet IEEE Dessa båda rader skall alltid finnas före varje entity som använder typen för att std_logic skall kunna användas: Library IEEE; use IEEE.std_logic_1164.all;

14 14 VHDL use ieee.std_logic_unsigned.all Då kan vanliga aritmetiska operatorer (tex +, -, * ) användas för std_logic typer. Motsvarande för tal med tecken: byt mot signed. S <= A+B; (resultatet får inte överskrida vektorns område) S,A och B är av typen std_logic_vector,

15 15 VHDL Signaltilldelningar Följande tilldelningar är också tillåtna a <= B identisk med b <= X A32F -- hex-tal, endast bitvektor f <= O oktalt tal, end. bitvektor är vektorerna definierade med std_logic måste en konverteringsfunktion användas: f <= std_logic_vector (X A32F )

16 16 VHDL Signaltilldelningar Aggregate signal a,b : std_logic_vector (7 downto 0); a <= (others => 0 ); -- identiskt med följande a <= ;

17 17 Parallellt - sekventiellt a b x y begin x <= a; y <= b; x <= b; -- fel end; begin p0 : process (a,b) is begin x <= a; y <= b; x <= b; end process p0; end; a b x y

18 18 VHDL std_ulogic Det resulterande värdet hos en signal av typen std_logic bestäms av en resolveringsfunktion ( resolved i subtype deklarationen ovan), vilken i detta fall finns definierad i paketet ieee.std_logic_1164.

19 19 begin with cntrl select -- en 4/1 multiplexer ut <= a when 00, b when 01, c when 10, d when 11, X when others; end; Parallellt - sekventiellt begin p0 : process (cntrl,a,b,c,d) is begin case cntrl is when 00 => ut<= a; when 01 => ut <= b; when 10 => ut <= c; when 11 => ut <= d; when others => ut<= X ; end case; end process p0; end; ut

20 20 Parallellt satser. When-satsen. begin -- en 2/4 avkodare z <= 0001 when a = 00 else 0010 when a = 01 else 0100 when a = 10 else 1000 when a = 11 else XXXX ; end;

21 21 Sekventiell VHDL (If-satsen) If-satser kan användas i den sekventiella delen av VHDL De får inte placeras i den parallella delen av VHDL-koden syntaxen är IF villkor THEN sats(er); ELSE andra sats(er); END IF; en process i VHDL innehåller sekventiella satser (I parallell VHDL används when else i stället )

22 22 Sekventiell VHDL (If-satsen) If sats, med fler villkor syntaxen är IF villkor THEN sats(er); ELSE IF nytt villkor THEN andra sats(er); END IF; END IF; Varje if avslutas med end if; else if kan sammanskrivas som elsif elsif får inte avslutas med end if;

23 23 Implicit memory Process (Sel, x2) begin if Sel = 1 then f <= x2; endif; end process; Om Sel < > 1 så behålls det gamla värdet på f! p0 : process (LD, D) is begin if (LD = 1 ) then Q <= D; end if; end process p0;

24 24 För syntesen Vippor IF Clk'EVENT AND Clk='1' THEN end if;

25 p0 : process (Reset,Clk) is begin IF Reset = 0' THEN Q <= '0'; VHDL En flank-triggad D-vippa med asynkron reset ELSIF Clk'EVENT AND Clk='1' THEN Q <= D; END IF; end process p0; Clk D 25 Q

26 -- Synkron Reset p0 : PROCESS (Clk) IS BEGIN IF Clk'EVENT AND Clk='1' THEN IF Reset = '1' THEN -- Kod som sätter systemet i ett -- väldefinierat tillstånd ELSIF -- Det som ska göras! END IF; END PROCESS p0; 26

27 27 library ieee; use ieee.std_logic_1164.all; entity reg is generic (n : NATURAL := 4); port (D : in std_logic_vector (n-1 downto 0); Clk, Reset : in std_logic; Q : out std_logic_vector (n-1 downto 0)); end entity reg; architecture behavioural of reg is begin p0 : process (Clk, Reset) is begin IF Reset = '1' THEN Q <= (OTHERS => '0'); ELSIF Clk'EVENT AND Clk='1' THEN Q <= D; END IF; end process p0; end architecture behavioural; n-bitars Register

28 28 VHDL Variabler kan vara av samma typer som signaler deklareras och används i sekventiella delen uppdateras omgående har inget värde utanför processen tilldelas med := operatorn

29 29 Räknare på 2 sätt library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt is port (Clk, Reset : in std_logic; Q : out std_logic_vector (3 downto 0)); end entity cnt; Clk Reset Q

30 30 architecture arch_cnt of cnt is begin p0 : process (Clk, Reset) is variable cnt : std_logic_vector (3 downto 0); begin if Reset = '1' then cnt := (others => '0'); elsif Clk'EVENT and Clk='1' then cnt := cnt+1; end if; Q <= cnt; end process p0; end architecture arch_cnt; architecture arch_cnt of cnt2 is begin p0 : process (Clk, Reset) is variable cnt : std_logic_vector (3 downto 0); begin if Reset = '1' then cnt := (others => '0'); elsif Clk'EVENT and Clk='1' then cnt(3) := cnt(3) xor (cnt(2) and cnt(1) and cnt(0)); cnt(2) := cnt(2) xor (cnt(1) and cnt(0)); cnt(1) := cnt(1) xor cnt(0); cnt(0) := not cnt(0); end if; Q <= cnt; end process p0; end architecture arch_cnt;

31 31 VHDL Syntes. Klockade processer skall vara känsliga på en flank. Använd funktionerna Clk'EVENT AND Clk='1' eller Clk= 0'!. Gör rimlighetsanalys på antal grindar och antal vippor. Studera grindschemat efter syntes. Think Hardware Tänk i hårdvara då du skriver VHDL-koden.

32

33 33 Arbetsgång vid simulering skriv in koden med texteditor kompilera filen simulera konstruktionen: 1. Ange insignalers värden (i en testbänk eller i simulatorn) 2. Välj vilka signaler som skall studeras 3. Kör simuleringen 4. Jämför utsignalerna mot förväntat resultat ModelSim/QuestaSim (Mentor Graphics Inc) används hos oss.

34 34 Work dinfil, välj signalerna (Add to wave) force clk 1 50ns, 0 100ns -repeat 100ns force reset 1 10ns, 0 20ns run 2000ns

35 35 Do - filer Ett sätt att testa konstruktionen på är men en.do fil. Skriv in kommandona i en text fil Spar den som namn.do (bra om den ligger i samma projekt biblioteket som resten) Kör: do namn.do i Transcript fönstret -- tst_cnt.do -- datum namn restart -f force clk 1 50ns, 0 100ns -repeat 100ns force reset 1 10ns, 0 20ns run 2000ns

36 36 Ex: BCD räknarfrossa! Implementera en två bitars BCD på två olika vis (i samma entitet) 1. Med case, Synkron reset 2. Med if then else, Asynkron reset Alla skall ha CE (Klock enable), LD (load) och CE_OUT

37 37 Implementera en två bitars BCD på två olika vis (i samma entitet) Med case, Synkron reset Alla skall ha CE (Klock enable), LD (load) och CE_OUT library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt_bcd is port (Clk, Reset, CE, LD: in std_logic; CEU1, CEU2 : out std_logic; Din : in std_logic_vector (7 downto 0); Q1 : out std_logic_vector (7 downto 0); Q2 : out std_logic_vector (7 downto 0)); end entity cnt_bcd;

38 architecture arch_cnt of cnt_bcd is begin cnt1 : process (Clk) is variable cnt : std_logic_vector (7 downto 0); begin if Clk'EVENT and Clk='1' then if Reset = '1' then cnt := (others => '0'); elsif CE='1' then if LD='1' then cnt := Din; else Synkron reset skall ha CE (Klock enable), LD (load) 38

39 case cnt(3 downto 0) is when "1001" => cnt(3 downto 0) := "0000"; case cnt(7 downto 4) is when "1001" => cnt(7 downto 4) := "0000"; when others => cnt(7 downto 4):= cnt(7 downto 4) +1; end case; when others => cnt(3 downto 0):= cnt(3 downto 0) +1; end case; 39 architecture arch_cnt of cnt_bcd is begin cnt1 : process (Clk) is variable cnt : std_logic_vector (7 downto 0); begin if Clk'EVENT and Clk='1' then if Reset = '1' then cnt := (others => '0'); elsif CE='1' then if LD='1' then cnt := Din; else

40 40 Q1<=cnt; if(cnt = " ") then CEU1<='1'; else CEU1<='0'; end if; end process cnt1;

41 architecture arch_cnt of cnt_bcd is begin cnt1 : process (Clk) is variable cnt : std_logic_vector (7 downto 0); begin if Clk'EVENT and Clk='1' then if Reset = '1' then cnt := (others => '0'); elsif CE='1' then if LD='1' then cnt := Din; else case cnt(3 downto 0) is when "1001" => cnt(3 downto 0) := "0000"; case cnt(7 downto 4) is when "1001" => cnt(7 downto 4) := "0000"; when others => cnt(7 downto 4):= cnt(7 downto 4) +1; end case; when others => cnt(3 downto 0):= cnt(3 downto 0) +1; end case; end if; -- LD=1 end if; -- Reset end if; -- Clk Q1<=cnt; if(cnt = " ")then CEU1<='1'; else CEU1<='0'; end if; end process cnt1; 41

42 Implementera en två bitars BCD på två olika vis (i samma entitet) Med if then else, Asynkron reset Alla skall ha CE (Klock enable), LD (load) och CE_OUT 42 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt_bcd is port (Clk, Reset, CE, LD: in std_logic; CEU1, CEU2 : out std_logic; Din : in std_logic_vector (7 downto 0); Q1 : out std_logic_vector (7 downto 0); Q2 : out std_logic_vector (7 downto 0)); end entity cnt_bcd;

43 if Reset = '1' then cnt := (others => '0'); elsif Clk'EVENT and Clk='1' then 43 if cnt(3 downto 0)= "1001" then cnt(3 downto 0) := "0000"; if cnt(7 downto 4) = "1001" then cnt(7 downto 4) := "0000"; else cnt(7 downto 4):= cnt(7 downto 4) +1; end if; -- cnt (7 downto 4) else cnt(3 downto 0):= cnt(3 downto 0) +1; end if; -- cnt(3 downto 0)

44 cnt2 : process (Clk, Reset) is end if; -- cnt(3 downto 0) variable cnt : std_logic_vector (7 downto 0); end if; -- LD=1 begin end if; -- Clk if Reset = '1' then end if; -- Reset cnt := (others => '0'); Q2<=cnt; elsif Clk'EVENT and Clk='1' then if(cnt = " ")then CEU2<='1'; if CE='1' then else CEU2<='0'; if LD='1' then end if; cnt := Din; end process cnt2; else if cnt(3 downto 0)= "1001" then cnt(3 downto 0) := "0000"; if cnt(7 downto 4) = "1001" then cnt(7 downto 4) := "0000"; else cnt(7 downto 4):= cnt(7 downto 4) +1; end if; -- cnt (7 downto 4) else cnt(3 downto 0):= cnt(3 downto 0) +1; 44

45 45 Simulera med do - fil restart -f (add wave clk) force clk 1 50ns, 0 100ns -repeat 100ns force reset 1 10ns, 0 20ns run 2000ns

46 46

47 47 VHDL Signaltilldelningar Concatenation & signal a,b : std_logic_vector (3 downto 0); signal c : std_logic; a <= 1 & b (3) & b (1 downto 0); b <= e & f; --e och f är tvåbitarsvektorer

48 48 Att välja olika realiseringar av en funktion A B C Z Två nivå realisering (vi räknar inte inverterarna) Fler nivå realisering (Grindar med färre ingångar) XOR

49 49 Vilken realisering är bäst? Minska antalet ingångar Litteral : insignal (inverterad eller inte) Kostnad 2 transistorer per litteral Färre litteraler innebär färre transistorer Mindre kretsar Färre ingångar medför snabbare grindar Fan-in är i vissa teknologier begränsade Minska antalet grindar Färre grindar mindre kretsar Påverkar direkt produktionskostanden Reducera antalet grindnivåer Färre nivåer snabbare (Minsta fördröjning kräver ofta fler grindar) Hur balanserar vi mellan storlek och hastighet. Verktyg som ger olika lösningar Logik minimering Logik optimering

50 50 Sammanfattning VHDL används till Beskrivning/Specifikation/ Dokumentation av hårdvara. Simulering av hårdvara. Syntes av hårdvara. Entity - Architecture

51 Sammanfattning forts. 51 VHDL Ett starkt typat språk Bibliotek: Library IEEE; use IEEE.std_logic_1164.all; use ieee.std_logic_unsigned.all; Signaltilldelningar <= Variabel tilldelning :=

52 Sammanfattning forts. Paralell - Sekventiell kod name : process (<List>) is begin with X select case <expression> is y<= q0 when 00, when <choice> => <Statements>; qn when others; [when others =>..;] end case; 52

53 Sammanfattning forts. Paralell - Sekventiell kod target <= value_ex when cond else name : process (<List>) is begin if <condition> then value_ex [when cond]; <Statements>; [elsif <condition> then <Statements>; ] [else <Statements>; ] end if; 53

54 Sammanfattning forts. Implicit memory 54 Värdet behålls om ingen tilldelning sker. D-vippa (Register/räknare mm) IF Clk'EVENT AND Clk='1' THEN Asynkron Reset cnt2 : process (Clk, Reset) is begin if Reset = '1' then <Reset Statements > elsif Clk'EVENT and Clk='1' then <Statements>; end if;

55 Sammanfattning forts. Synkron Reset 55 cnt2 : process (Clk) is begin if Clk'EVENT and Clk='1' then if Reset = '1' then <Reset Statements > else <Statements>; end if; -- Reset end if; -- Clk'EVENT

56 Sammanfattning forts. Clock Enable 56 cnt2 : process (Clk) is begin if Clk'EVENT and Clk='1' then if CE = '1' then <Statements>; end if; -- CE

57 57 Nästa föreläsning Kombinatoriska nät Lite repetition + Karnaughdiagram(4-6var), flera utgångar Quine-McCluskey + intro tid Glöm inte att anmäla er till laborations tillfällena!

VHDL och laborationer i digitalteknik

VHDL och laborationer i digitalteknik V:1.1 VHDL och laborationer i digitalteknik Vid laborationskursen i digitalteknik används VHDL till alla laborationerna utom den första. VHDL är ett stort språk och enbart en liten del av språket behövs

Läs mer

std_logic & std_logic_vector

std_logic & std_logic_vector VHDL VHDL - Very high speed integrated circuit Hardware Description Language VHDL är ett komplext språk, avsett för att beskriva digitala system på olika abstraktionsnivåer (beteende- och strukturmässigt).

Läs mer

Digitalteknik syntes Arne Linde 2012

Digitalteknik syntes Arne Linde 2012 Digitalteknik, fortsättningskurs Föreläsning 3 Kombinatoriska nät 202 VHDL repetition + Strukturell VHDL Lite repetition + Karnaughdiagram(4-6var), flera utgångar + Quine-McCluskey + intro tid 2 Entity

Läs mer

FÖRELÄSNING 8 INTRODUKTION TILL DESIGN AV DIGITALA ELEKTRONIKSYSTEM

FÖRELÄSNING 8 INTRODUKTION TILL DESIGN AV DIGITALA ELEKTRONIKSYSTEM FÖRELÄSNING 8 INTRODUKTION TILL DESIGN AV DIGITALA ELEKTRONIKSYSTEM Innehåll Designflöde Översikt av integrerade kretsar Motivation Hardware Description Language CAD-verktyg 1 DESIGNFLÖDE FÖR DIGITALA

Läs mer

D2 och E3. EDA321 Digitalteknik-syntes. Fredag den 13 januari 2012, fm i M-salarna

D2 och E3. EDA321 Digitalteknik-syntes. Fredag den 13 januari 2012, fm i M-salarna EDA321 Digitalteknik-syntes D2 och E3 GU DIT795 Tentamen (EDA321-0205) Fredag den 13 januari 2012, fm i M-salarna Examinator Arne Linde, tel. 772 1683 Tillåtna hjälpmedel Inga hjälpmedel tillåtna. Detta

Läs mer

Hjälpmedel: Appendix A. VHDL-syntax. (bifogas detta prov) Appendix B.2. IEEE-package (bifogas detta prov)

Hjälpmedel: Appendix A. VHDL-syntax. (bifogas detta prov) Appendix B.2. IEEE-package (bifogas detta prov) 7HQWDPHQL.XQGDQSDVVDGHNUHWVDUI U(P Datum: 991012 Tid: 8.00-13.00 Lokal: E138 Hjälpmedel: Appendix A. VHDL-syntax. (bifogas detta prov) Appendix B.2. IEEE-package (bifogas detta prov) Vid eventuella frågor

Läs mer

Digital elektronik CL0090

Digital elektronik CL0090 Digital elektronik CL9 Föreläsning 5 27-2-2 8.5 2. Naxos Demonstration av uartus programvara. Genomgång av uartus flödesschema. Detta dokument finns på kurshemsidan. http://www.idt.mdh.se/kurser/cl9/ VHDL-kod

Läs mer

Lösningförslag till Exempel på tentamensfrågor Digitalteknik I.

Lösningförslag till Exempel på tentamensfrågor Digitalteknik I. Lösningförslag till Exempel på tentamensfrågor Digitalteknik I.. Uttryckt i decimal form: A=28+32+8 + 2 =70 B=59 C=7 A+B+C=246 2. Jag låter A' betyda "icke A" A'B'C'D'+ABC'D'+A'BCD'+AB'CD'=D'(A'(B'C'+BC)+A(BC'+B'C))=

Läs mer

KOMBINATORISKA FUNKTIONER...1

KOMBINATORISKA FUNKTIONER...1 UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Lars Wållberg Håkan Joëlson 2002-10-10 v 1.4 Elektronik DIGITALTEKNIK Grunderna i VHDL Innehåll Inledning...1 KOMBINATORISKA FUNKTIONER...1

Läs mer

Angående buffer. clk clear >=1 =9?

Angående buffer. clk clear >=1 =9? 10.VHDL3 Repetition buffer, record, loop kombinaoriska processer Varning latchar, hasard CPU-embryo VHDL-kod för mikromaskin med hämtfas Minnen i FGPA Distributed RAM (LUT) Block-RAM 1 Angående buffer

Läs mer

Chalmers Tekniska Högskola Institutionen för Data- och Informationsteknik. EDA 321 Digitalteknik syntes Laboration 1 - VHDL

Chalmers Tekniska Högskola Institutionen för Data- och Informationsteknik. EDA 321 Digitalteknik syntes Laboration 1 - VHDL Chalmers Tekniska Högskola Institutionen för Data- och Informationsteknik EDA 321 Digitalteknik syntes 2011-2012 Laboration 1 - VHDL 1. EDA-verktyg 2. QuestaSim 3. Kombinatoriska nät 4. Sekvensnät Namn

Läs mer

LABORATIONSINSTRUKTION LABORATION

LABORATIONSINSTRUKTION LABORATION Högskolan Dalarna Elektroteknik LABORATION LABORATIONSINSTRUKTION Sekvensnät med VHDL KURS Digitalteknik LAB NR Ver9 5 INNEHÅLL. Kaskadkopplad räknare 2. Elektronisk tärning NAMN KOMMENTARER PROGRAM/KURS

Läs mer

Laboration D184. ELEKTRONIK Digitalteknik. Sekvensnät beskrivna med VHDL och realiserade med PLD

Laboration D184. ELEKTRONIK Digitalteknik. Sekvensnät beskrivna med VHDL och realiserade med PLD UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Lars Wållberg/Dan Weinehall/ Håkan Joëlson 2010-05-06 v 1.7 ELEKTRONIK Digitalteknik Laboration D184 Sekvensnät beskrivna med VHDL och realiserade

Läs mer

Tentamen i IE1204/5 Digital Design onsdagen den 5/

Tentamen i IE1204/5 Digital Design onsdagen den 5/ Tentamen i IE1204/5 Digital Design onsdagen den 5/6 2013 9.00-13.00 Tentamensfrågor med lösningsförslag Allmän information Examinator: Ingo Sander. Ansvarig lärare: William Sandqvist, tel 08-790 4487 (Kista

Läs mer

Tenta i Digitalteknik

Tenta i Digitalteknik Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2009-06-04 Skrivtid 9.00-13.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng inkl bonus Jourhavande lärare Per Lindgren Tel 070 376 8150 Tillåtna

Läs mer

IE1205 Digital Design: F8: Minneselement: Latchar och Vippor. Räknare

IE1205 Digital Design: F8: Minneselement: Latchar och Vippor. Räknare IE1205 Digital Design: F8: Minneselement: Latchar och Vippor. Räknare Sekvensiella System a(t) f(a(t)) Ett sekvensiellt system har ett inbyggt minne - utsignalen beror därför BÅDE av insignalens NUVARANDE

Läs mer

Introduktion till Xilinx CPLD och ISE WebPack 6.2 Version NV

Introduktion till Xilinx CPLD och ISE WebPack 6.2 Version NV Introduktion till Xilinx CPLD och ISE WebPack 6.2 Version NV Introduktionen beskriver grunderna för att använda programvaran Xilinx ISE WebPack 6.2.03 tillsammans med en CPLD (Complex Programmable Logic

Läs mer

VHDL testbänk. Mall-programmets funktion. Låset öppnas när tangenten 1 trycks ned och sedan släpps. William Sandqvist

VHDL testbänk. Mall-programmets funktion. Låset öppnas när tangenten 1 trycks ned och sedan släpps. William Sandqvist VHDL testbänk Mall-programmets funktion Låset öppnas när tangenten 1 trycks ned och sedan släpps. Keypad och Statecounter Bra val av datatyper gör koden självförklarande! K: in std_logic_vector(1 to 3);

Läs mer

Tenta i Digitalteknik

Tenta i Digitalteknik Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2011-08-26 Skrivtid 9.00-14.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng Jourhavande lärare Per Lindgren Tel 070 376 8150 Tillåtna hjälpmedel

Läs mer

Programmerbar logik och VHDL. Föreläsning 1

Programmerbar logik och VHDL. Föreläsning 1 Programmerbar logik och VHDL Föreläsning 1 Programmerbar logik och VHDL Programmerbar logik VHDL intro Upplägg, litteratur, examination Programmerbara kretsar Mikroprocessor Fix hårdvara som kan utföra

Läs mer

Tenta i Digitalteknik

Tenta i Digitalteknik Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2010-08-27 Skrivtid 9.00-14.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng inkl bonus Jourhavande lärare Per Lindgren Tel 070 376 8150 Tillåtna

Läs mer

Tenta i Digitalteknik

Tenta i Digitalteknik Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2008-08-29 Skrivtid 9.00-13.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng inkl bonus Jourhavande lärare Johan Eriksson Tel 070 589 7911 Tillåtna

Läs mer

Sekvensnät. William Sandqvist

Sekvensnät. William Sandqvist Sekvensnät Om en och samma insignal kan ge upphov till olika utsignal, är logiknätet ett sekvensnät. Det måste då ha ett inre minne som gör att utsignalen påverkas av både nuvarande och föregående insignaler!

Läs mer

Digital elektronik CL0090

Digital elektronik CL0090 Digital elektronik CL9 Föreläsning 3 27--29 8.5 2. My Talsystem Binära tal har basen 2 Exempel Det decimala talet 9 motsvarar 2 Den första ettan är MSB, Most Significant Bit, den andra ettan är LSB Least

Läs mer

Lösningsföslag till Exempel på tentamensuppgifter i Digitalteknik I

Lösningsföslag till Exempel på tentamensuppgifter i Digitalteknik I Lösningsföslag till Exempel på tentamensuppgifter i Digitalteknik I Flervalsfrågor. A 2. C 3. B 4. D 5. A 6. B 7. C 8. D 9. C 0. B. B 2. C 3. A 4. C 5. A Problemuppgifter. Uttryckt i decimal form: A=28+32+8

Läs mer

Tenta i Digitalteknik

Tenta i Digitalteknik Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2009-08-28 Skrivtid 9.00-13.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng inkl bonus Jourhavande lärare Per Lindgren Tel 070 376 8150 Tillåtna

Läs mer

DIGITAL ELEKTRONIK. Laboration DE3 VHDL 1. Namn... Personnummer... Epost-adress... Datum för inlämning...

DIGITAL ELEKTRONIK. Laboration DE3 VHDL 1. Namn... Personnummer... Epost-adress... Datum för inlämning... UMEÅ UNIVERSITET Tillämpad fysik och elektronik 2014 John Berge et al. DIGITAL ELEKTRONIK Laboration DE3 VHDL 1 Namn... Personnummer... Epost-adress... Datum för inlämning... Introduktion Syftet med denna

Läs mer

Digitala elektroniksystem

Digitala elektroniksystem Digitala elektroniksystem Professor Per Larsson-Edefors perla@chalmers.se Digital- och datorteknik, 081126, Per Larsson-Edefors Sida 1 Konstruktionsalternativ Kretskort med diskreta standardkomponenter

Läs mer

LABORATIONSINSTRUKTION LABORATION. Räknare och skiftregister med sekvensiell VHDL. LAB NR Ver KURS. Digitalteknik INNEHÅLL. 1.

LABORATIONSINSTRUKTION LABORATION. Räknare och skiftregister med sekvensiell VHDL. LAB NR Ver KURS. Digitalteknik INNEHÅLL. 1. Högskolan Dalarna Elektroteknik LABORATION LABORATIONSINSTRUKTION Räknare och skiftregister med sekvensiell VHDL KURS Digitalteknik LAB NR Ver09 INNEHÅLL. Strukturell VHDL. Sekvensiell VHDL 3. Strukturell

Läs mer

IE1205 Digital Design: F11: Programmerbar Logik, VHDL för Sekvensnät

IE1205 Digital Design: F11: Programmerbar Logik, VHDL för Sekvensnät IE1205 Digital Design: F11: Programmerbar Logik, VHDL för Sekvensnät Programmable Logic Devices Under 1970-talet introducerades programmerbara logiska kretsar som betecknas programmable logic device (PLD)

Läs mer

LAB VHDL-programmering

LAB VHDL-programmering LAB VHDL-programmering Med ett breakoutboard kan man använda kopplingsdäck till komponenter som egentligen är avsedda för ytmontering på kretskort. Man kan enkelt prova olika kopplingar. På så sätt använder

Läs mer

Översikt, kursinnehåll

Översikt, kursinnehåll Översikt, kursinnehåll Specifikation av digitala funktioner och system Digitala byggelement Kombinatoriska system Digital Aritmetik Synkrona system och tillståndsmaskiner Asynkrona system och tillståndsmaskiner

Läs mer

IE1205 Digital Design: F7 : Kombinatorik

IE1205 Digital Design: F7 : Kombinatorik IE25 Digital Design: F7 : Kombinatorik PLD (te. PAL) Programmable Logic Device (Programmable Array Logic) Typiskt 8 st logikelement Teknik: AND-OR array CPLD (te. MAX) Comple Programmable Logic Device

Läs mer

Tentamen i IE1204/5 Digital Design Torsdag 29/

Tentamen i IE1204/5 Digital Design Torsdag 29/ Tentamen i IE1204/5 Digital Design Torsdag 29/10 2015 9.00-13.00 Allmän information ( TCOMK, Ask for an english version of this exam if needed ) Examinator: Ingo Sander. Ansvarig lärare: William Sandqvist

Läs mer

Tenta i Digitalteknik

Tenta i Digitalteknik Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2010-06-01 Skrivtid 9.00-14.00 (5 timmar) Maximalt resultat 50 poäng Godkänt resultat 25 poäng inkl bonus Jourhavande lärare Per Lindgren Tel 070 376

Läs mer

IE1205 Digital Design: F8: Minneselement: Latchar och Vippor. Räknare

IE1205 Digital Design: F8: Minneselement: Latchar och Vippor. Räknare IE1205 Digital Design: F8: Minneselement: Latchar och Vippor. Räknare IE1205 Digital Design F1 F3 F2 F4 Ö1 Booles algebra, Grindar MOS-teknologi, minimering F5 F6 Ö2 Aritmetik Ö3 KK1 LAB1 Kombinatoriska

Läs mer

Generering av analoga signaler från XSV300

Generering av analoga signaler från XSV300 Generering av analoga signaler från XSV300 Examensarbete utfört i elektroniksystem av David Kronqvist och Fredrick Carlsson LiTH-ISY-EX-ET-0224-2003 Linköping 2003 Generering av analoga signaler från XSV300

Läs mer

Exempel på ett litet Ada-program

Exempel på ett litet Ada-program Exempel på ett litet Ada-program -- En kommentar som beskriver något. with Ada.Text_IO; procedure Mini is -- Deklarationer. K : constant Integer := 5; X, Y : Integer; -- Körbar kod. Ada.Text_IO.Put( Utskrift

Läs mer

Tenta i Digitalteknik

Tenta i Digitalteknik Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2012-12-17 Skrivtid 9.00-14.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng Jourhavande lärare Per Lindgren Tel 070 376 8150 Tillåtna hjälpmedel

Läs mer

Tentamen i IE Digital Design Fredag 21/

Tentamen i IE Digital Design Fredag 21/ Tentamen i IE204-5 Digital Design Fredag 2/0 206 09.00-3.00 Allmän information (TCOMK, Ask for an english version of this exam if needed) Examinator: Ingo Sander. Ansvarig lärare: Kista, William Sandqvist

Läs mer

Digital Design IE1204

Digital Design IE1204 Digital Design IE1204 Kursomgång för IT, (ME), och IT-Kandidat, Kista. F11 Programmerbar logik VHDL för sekvensnät william@kth.se IE1204 Digital Design F1 F3 F2 F4 Ö1 Booles algebra, Grindar MOS-teknologi,

Läs mer

IE1204/IE1205 Digital Design

IE1204/IE1205 Digital Design TENTAMEN IE1204/IE1205 Digital Design 2012-12-13, 09.00-13.00 Inga hjälpmedel är tillåtna! Hjälpmedel Tentamen består av tre delar med sammanlagd tolv uppgifter, och totalt 30 poäng. Del A1 (Analys) innehåller

Läs mer

LABORATION DATORKONSTRUKTION TSEA83 UART. Namn och personnummer. Version: 1.0 2013 (OS)

LABORATION DATORKONSTRUKTION TSEA83 UART. Namn och personnummer. Version: 1.0 2013 (OS) LABORATION DATORKONSTRUKTION TSEA83 UART Version: 1.0 2013 (OS) Namn och personnummer Godkänd 1 blank sida 2 Innehåll 1 Inledning 5 1.1 Syfte................................. 5 1.2 Förberedelser............................

Läs mer

Klassdeklaration. Metoddeklaration. Parameteröverföring

Klassdeklaration. Metoddeklaration. Parameteröverföring Syntax: Class Declaration Modifier Class Body Basic Class Member Klassdeklaration class Class Member Field Declaration Constructor Declaration Method Declaration Identifier Class Associations Motsvarar

Läs mer

Quine McCluskys algoritm

Quine McCluskys algoritm Quine McCluskys algoritm Tabellmetod för att systematiskt finna alla primimplikatorer ƒ(a,b,c,d) = m(4,5,6,8,9,0,3) + d(0,7,5) Moment : Finn alla primimplikatorer Steg: Fyll i alla mintermer i kolumn.

Läs mer

Simulera med ModelSim

Simulera med ModelSim Simulera med ModelSim ModelSim - simuleringsprogramvara ModelSim kan användas till att simulera VHDL-kod, för att avgöra om den är "rätt" tänkt. Alteras version av ModelSim är också kopplad till en "databas"

Läs mer

PLD (tex. PAL) Typiskt 8 st logikelement Teknik: AND-OR array. William Sandqvist

PLD (tex. PAL) Typiskt 8 st logikelement Teknik: AND-OR array. William Sandqvist PLD (tex. PAL) Typiskt 8 st logikelement Teknik: AND-OR array CPLD (tex. MAX) Typiskt 64 Macroceller Teknik: AND-OR array ( större MAX har MUX-tree teknik ) Grindar med många ingångar? VA CMOS NAND VDD

Läs mer

LABORATION TSEA22 DIGITALTEKNIK D

LABORATION TSEA22 DIGITALTEKNIK D 2015 LABORATION TSEA22 DIGITALTEKNIK D Konstruktion av mindre digitala system med CPLD Version: 1.5 2015 (OVA, MK) Olov Andersson 1(12) 1. Inledning Syftet med laborationen är dels att öva på konstruktion

Läs mer

Tentamen i Grundläggande ellära och digitalteknik ETA 013 för D

Tentamen i Grundläggande ellära och digitalteknik ETA 013 för D Lars-Erik Cederlöf Per Liljas Tentamen i Grundläggande ellära och digitalteknik ETA 013 för D1 2001-05-28 Tentamen omfattar 40 poäng, 2 poäng för varje uppgift. 20 poäng ger godkänd tentamen. Tillåtet

Läs mer

Digital Konstruktion TSEA43. Ingemar Ragnemalm 2001, Olle Seger 2003-,

Digital Konstruktion TSEA43. Ingemar Ragnemalm 2001, Olle Seger 2003-, Digital Konstruktion TSEA43 Ingemar Ragnemalm 2001, Olle Seger 2003-, olles@isy.liu.se 17 mars 2010 Innehåll 1 Introduktion till VHDL 4 1.1 Inledning.............................. 4 1.2 Programmerbara

Läs mer

Digitalteknik 7.5 hp distans: 5.1 Generella sekvenskretsar 5.1.1

Digitalteknik 7.5 hp distans: 5.1 Generella sekvenskretsar 5.1.1 Digitalteknik 7.5 hp distans: 5.1 Generella sekvenskretsar 5.1.1 Från Wikipedia: Sekvensnät Ett sekvensnäts utgångsvärde beror inte bara på indata, utan även i vilken ordning datan kommer (dess sekvens).

Läs mer

Kompilering och exekvering. Föreläsning 1 Objektorienterad programmering DD1332. En kompilerbar och körbar java-kod. Kompilering och exekvering

Kompilering och exekvering. Föreläsning 1 Objektorienterad programmering DD1332. En kompilerbar och körbar java-kod. Kompilering och exekvering Föreläsning 1 Objektorienterad programmering DD1332 Introduktion till Java Kompilering, exekvering, variabler, styrstrukturer Kompilering och exekvering Ett program måste översättas till datorns språk

Läs mer

F5 Introduktion till digitalteknik

F5 Introduktion till digitalteknik Exklusiv eller XOR F5 Introduktion till digitalteknik EDAA05 Roger Henriksson Jonas Wisbrant På övning 2 stötte ni på uttrycket x = (a b) ( a b) som kan utläsas antingen a eller b, men inte både a och

Läs mer

Laboration D181. ELEKTRONIK Digitalteknik. Kombinatoriska kretsar, HCMOS. 2008-01-24 v 2.1

Laboration D181. ELEKTRONIK Digitalteknik. Kombinatoriska kretsar, HCMOS. 2008-01-24 v 2.1 UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Christer Ardlin/Lars Wållberg/ Dan Weinehall/Håkan Joëlson 2008-01-24 v 2.1 ELEKTRONIK Digitalteknik Laboration D181 Kombinatoriska kretsar,

Läs mer

Sekvensnät vippor, register och bussar

Sekvensnät vippor, register och bussar ekvensnät vippor, register och bussar agens föreläsning: Lärobok kap.5 Arbetsbok kap 8,9,10 Ur innehållet: Hur fungerar en -latch? Hur konstrueras JK-, - och T-vippor? er och excitationstabeller egister

Läs mer

Flödesschema som visar hur man använder Quartus II.

Flödesschema som visar hur man använder Quartus II. Flödesschema som visar hur man använder Quartus II. För att det skall bli lite enklare använder jag följande exempel: ut1

Läs mer

Digital Design IE1204

Digital Design IE1204 Digital Design IE1204 F8 Vippor och låskretsar, räknare william@kth.se IE1204 Digital Design F1 F3 F2 F4 Ö1 Booles algebra, Grindar MOS-teknologi, minimering F5 F6 Ö2 Aritmetik Ö3 KK1 LAB1 Kombinatoriska

Läs mer

IE1205 Digital Design: F10: Synkrona tillståndsautomater del 2

IE1205 Digital Design: F10: Synkrona tillståndsautomater del 2 IE1205 Digital Design: F10: Synkrona tillståndsautomater del 2 Sekvensnät Om en och samma insignal kan ge upphov till olika utsignal, är logiknätet ett sekvensnät. Det måste då ha ett inre minne som gör

Läs mer

Examens arbete 10-poäng C-nivå Mälardalens Högskola Testbed for a semi-full-custom mixed signal ASIC

Examens arbete 10-poäng C-nivå Mälardalens Högskola Testbed for a semi-full-custom mixed signal ASIC Examens arbete 10-poäng C-nivå Mälardalens Högskola Testbed for a semi-full-custom mixed signal ASIC Februari 2007 Institutionen för Datavetenskap och Elektronik Mälardalen Högskola Västerås INLEDNING...

Läs mer

Försättsblad till skriftlig tentamen vid Linköpings Universitet

Försättsblad till skriftlig tentamen vid Linköpings Universitet Försättsblad till skriftlig tentamen vid Linköpings Universitet Datum för tentamen 03-05-3 Salar U, KÅRA, U3 Tid -8 Kurskod TSEA Provkod TEN Kursnamn Digitalteknik Institution ISY Antal uppgifter som ingår

Läs mer

D0013E Introduktion till Digitalteknik

D0013E Introduktion till Digitalteknik D0013E Introduktion till Digitalteknik Slides : Per Lindgren EISLAB per.lindgren@ltu.se Ursprungliga slides : Ingo Sander KTH/ICT/ES ingo@kth.se Vem är Per Lindgren? Professor Inbyggda System Från Älvsbyn

Läs mer

Tentamen i Digital Design

Tentamen i Digital Design Kungliga Tekniska Högskolan Tentamen i Digital Design Kursnummer : Kursansvarig: 2B56 :e fo ingenjör Lars Hellberg tel 79 7795 Datum: 27-5-25 Tid: Kl 4. - 9. Tentamen rättad 27-6-5 Klagotiden utgår: 27-6-29

Läs mer

Laboration VHDL introduktion

Laboration VHDL introduktion Laboration VHDL introduktion Digital Design IE1204 (Observera! Ingår inte för IE1205) Observera! För att få laborera måste Du ha: bokat en laborationstid i bokningssystemet (Daisy). löst ditt personliga

Läs mer

Sekvensnät Som Du kommer ihåg

Sekvensnät Som Du kommer ihåg Sekvensnät Som Du kommer ihåg Designmetodik Grundläggande designmetodik för tillståndsmaskiner. 1. Analysera specifikationen för kretsen 2. Skapa tillståndsdiagram 3. Ställ upp tillståndstabellen 4. Minimera

Läs mer

SMD033 Digitalteknik. Digitalteknik F1 bild 1

SMD033 Digitalteknik. Digitalteknik F1 bild 1 SMD033 Digitalteknik Digitalteknik F1 bild 1 Vi som undervisar Anders Hansson A3209 91 230 aha@sm.luth.se Digitalteknik F1 bild 2 Registrering Registrering via email till diglabs@luth.se Digitalteknik

Läs mer

Laboration D151. Kombinatoriska kretsar, HCMOS. Namn: Datum: Epostadr: Kurs:

Laboration D151. Kombinatoriska kretsar, HCMOS. Namn: Datum: Epostadr: Kurs: UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Christer Ardlin/Lars Wållberg/ Håkan Joëlson 2000-01-28 v 2.3 ELEKTRONIK Digitalteknik Laboration D151 Kombinatoriska kretsar, HCMOS Namn:

Läs mer

Digitalitet. Kontinuerlig. Direkt proportionerlig mot källan. Ex. sprittermometer. Elektrisk signal som representerar ljud.

Digitalitet. Kontinuerlig. Direkt proportionerlig mot källan. Ex. sprittermometer. Elektrisk signal som representerar ljud. Analog Digitalitet Kontinuerlig Direkt proportionerlig mot källan Ex. sprittermometer Elektrisk signal som representerar ljud Diskret Digital Representation som siffror/symboler Ex. CD-skiva Varje siffra

Läs mer

Läsminne Read Only Memory ROM

Läsminne Read Only Memory ROM Läsminne Read Only Memory ROM Ett läsminne har addressingångar och datautgångar Med m addresslinjer kan man accessa 2 m olika minnesadresser På varje address finns det ett dataord på n bitar Oftast har

Läs mer

Styrteknik: MELSEC FX och numeriska värden

Styrteknik: MELSEC FX och numeriska värden PLC2C:1 MELSEC FX I kursen styrteknik används styrsystemet FX1S som är ett litet system i MELSEC FX-serien. Vår version av FX1S har endast digitala in- och utgångar men oftast finns det både digitala och

Läs mer

Datatyper och kontrollstrukturer. Skansholm: Kapitel 2) De åtta primitiva typerna. Typ Innehåll Defaultvärde Storlek

Datatyper och kontrollstrukturer. Skansholm: Kapitel 2) De åtta primitiva typerna. Typ Innehåll Defaultvärde Storlek De åtta primitiva typerna Java, datatyper, kontrollstrukturer Skansholm: Kapitel 2) Uppsala Universitet 11 mars 2005 Typ Innehåll Defaultvärde Storlek boolean true, false false 1 bit char Tecken \u000

Läs mer

Programmera i C Varför programmera i C när det finns språk som Simula och Pascal??

Programmera i C Varför programmera i C när det finns språk som Simula och Pascal?? Programmera i C Varför programmera i C när det finns språk som Simula och Pascal?? C är ett språk på relativt låg nivå vilket gör det möjligt att konstruera effektiva kompilatorer, samt att komma nära

Läs mer

LABORATIONSINSTRUKTION

LABORATIONSINSTRUKTION Högskolan Dalarna Institutionen för Elektroteknik LABORATION LABORATIONSINSTRUKTION LOG/iC, PLD, kombinatorik, sekvensnät KURS Digitalteknik LAB NR 6 INNEHÅLL. Inledning 2. Prioritetskodare 3. Elektronisk

Läs mer

Låskretsar och Vippor

Låskretsar och Vippor Låskretsar och Vippor Låskretsar (latch) och vippor (flip-flop) är kretsar med minnesfunktion. De ingår i datorns minnen och i processorns register. SR-låskretsen är i princip datorns minnescell Q=1 Q=0

Läs mer

Introduktion till MATLAB, med utgångspunkt från Ada

Introduktion till MATLAB, med utgångspunkt från Ada Introduktion till, med utgångspunkt från Desktop-miljö som innefattar editor, kommandofönster, graffönster och mycket mer. Interpreteras Snabbt att testa kommandon Terminal + emacs + gnatmake Kompileras

Läs mer

Tentamen IE Digital Design Fredag 13/

Tentamen IE Digital Design Fredag 13/ Tentamen IE204-5 Digital Design Fredag / 207 08.00-2.00 Allmän information ( TCOMK, Ask for an english version of this exam if needed ) Examinator: Ingo Sander. Ansvarig lärare: Kista, William Sandqvist

Läs mer

Talrepresentation. Heltal, positiva heltal (eng. integers)

Talrepresentation. Heltal, positiva heltal (eng. integers) Talrepresentation Ett tal kan representeras binärt på många sätt. De vanligaste taltyperna som skall representeras är: Heltal, positiva heltal (eng. integers) ett-komplementet, två-komplementet, sign-magnitude

Läs mer

Tentamen i Digitalteknik, EIT020

Tentamen i Digitalteknik, EIT020 Elektro- och informationsteknik Tentamen i Digitalteknik, EIT020 4 april 2013, kl 14-19 Skriv namn och årskurs på alla papper. Börja en ny lösning på ett nytt papper. Använd bara en sida av pappret. Lösningarna

Läs mer

TDIU01 - Programmering i C++, grundkurs

TDIU01 - Programmering i C++, grundkurs TDIU01 - Programmering i C++, grundkurs Grundläggande satser och uttryck Eric Elfving Institutionen för datavetenskap 5 augusti 2014 Översikt Uttryck Litteraler Operatorer Satser Villkor Upprepning Teckenhantering

Läs mer

F4. programmeringsteknik och Matlab

F4. programmeringsteknik och Matlab Programmeringsspråk Föreläsning 4 programmeringsteknik och Matlab 2D1312/ 2D1305 Introduktion till Java Kompilering, exekvering, variabler, styrstrukturer 1 Ett program är en eller flera instruktioner

Läs mer

IE1205 Digital Design: F6 : Digital aritmetik 2

IE1205 Digital Design: F6 : Digital aritmetik 2 IE1205 Digital Design: F6 : Digital aritmetik 2 Talrepresentationer Ett tal kan representeras binärt på många sätt. De vanligaste taltyperna som skall representeras är: Heltal, positiva heltal (eng. integers)

Läs mer

Digital Design IE1204

Digital Design IE1204 Digital Design IE1204 F11 Programmerbar logik VHDL för sekvensnät william@kth.se IE1204 Digital Design F1 F3 F2 F4 Ö1 Booles algebra, Grindar MOS-teknologi, minimering F5 F6 Ö2 Aritmetik Ö3 KK1 LAB1 Kombinatoriska

Läs mer

IE1205 Digital Design: F4 : Karnaugh-diagrammet, två- och fler-nivå minimering

IE1205 Digital Design: F4 : Karnaugh-diagrammet, två- och fler-nivå minimering IE25 Digital Design: F4 : Karnaugh-diagrammet, två- och fler-nivå minimering Mintermer 2 3 OR f En minterm är en produktterm som innehåller alla variabler och som anger den kombination av :or och :or som

Läs mer

TDIU01 - Programmering i C++, grundkurs

TDIU01 - Programmering i C++, grundkurs TDIU01 - Programmering i C++, grundkurs Sammanfattning period 1 Eric Elfving Institutionen för datavetenskap 1 oktober 2013 Översikt Ett C++-programs uppbyggnad Variabler Datatyper Satser Uttryck Funktioner

Läs mer

Programable Logic Devices

Programable Logic Devices Programable Logic Devices Under 1970-talet introducerades programmerbara logiska kretsar som betecknas programmable logic device (PLD) De bygger på en struktur med en AND-ORmatris som gör det enkelt att

Läs mer

VHDL. För programmerbar logik. Preliminär upplaga

VHDL. För programmerbar logik. Preliminär upplaga VHDL För programmerbar logik Preliminär upplaga Per Nylén 1999 Förord Detta kompendium i VHDL gör på intet sätt anspråk på att vara fullständigt. Det behandlar bara de grundläggande elementen som man behöver

Läs mer

TSIU05 Digitalteknik. LAB1 Kombinatorik LAB2 Sekvensnät LAB3 System

TSIU05 Digitalteknik. LAB1 Kombinatorik LAB2 Sekvensnät LAB3 System 1 TSIU05 Digitalteknik LAB1 Kombinatorik LAB2 Sekvensnät LAB3 System Sammanställning september 2013 Läs detta först Läs igenom hela laborationen så du vet vad du skall göra på laborationspasset. Hela

Läs mer

Digital Design IE1204

Digital Design IE1204 Digital Design IE204 F Introduktion till Digitaltekniken william@kth.se IE204 Digital Design F F3 F2 F4 Ö Booles algebra, Grindar MOS-teknologi, minimering F5 F6 Ö2 Aritmetik Ö3 F7 F8 Ö4 F9 Ö5 KK LAB Multiplexor

Läs mer

LABORATION TSEA22 DIGITALTEKNIK D

LABORATION TSEA22 DIGITALTEKNIK D 2016 LABORATION TSEA22 DIGITALTEKNIK D Konstruktion av mindre digitala system med CPLD Version: 2.2 2015 (OVA, MK) 2016 (OVA, MK) Olov Andersson 1(14) 1. Inledning Syftet med laborationen är dels att öva

Läs mer

Mintermer. SP-form med tre mintermer. William Sandqvist

Mintermer. SP-form med tre mintermer. William Sandqvist Mintermer OR f 2 3 En minterm är en produktterm som innehåller alla variabler och som anger den kombination av :or och :or som tillsammans gör att termen antar värdet. SP-form med tre mintermer. f = m

Läs mer

Digital- och datorteknik

Digital- och datorteknik Digital- och datorteknik Föreläsning #5 Biträdande professor Jan Jonsson Institutionen för data- och informationsteknik Chalmers tekniska högskola Vad är ett bra grindnät? De egenskaper som betraktas som

Läs mer

Laboration Kombinatoriska kretsar

Laboration Kombinatoriska kretsar Laboration Kombinatoriska kretsar Digital Design IE1204/5 Observera! För att få laborera måste Du ha: bokat en laborationstid i bokningssystemet (Daisy). löst ditt personliga web-häfte med förkunskapsuppgifter

Läs mer

Introduktion till Jasmine 1.2 ODQL

Introduktion till Jasmine 1.2 ODQL Introduktion till Jasmine 1.2 ODQL I detta avsnitt beskrivs ett antal praktiska handgrepp som behövs för att köra Jasmine ODQL. 1 ODQL miljön Man kan enklast köra ODQL mot Jasmine från ett vanligt Command

Läs mer

Visual Basic, en snabbgenomgång

Visual Basic, en snabbgenomgång Visual Basic, en snabbgenomgång Variabler och Datatyper En variabel är som en behållare. Olika behållare passar bra till olika saker. I Visual Basic(härefter VB) finns olika typer av behållare för olika

Läs mer

Du har följande material: 1 Kopplingsdäck 2 LM339 4 komparatorer i vardera kapsel. ( ELFA art.nr datablad finns )

Du har följande material: 1 Kopplingsdäck 2 LM339 4 komparatorer i vardera kapsel. ( ELFA art.nr datablad finns ) Projektuppgift Digital elektronik CEL08 Syfte: Det här lilla projektet har som syfte att visa hur man kan konverterar en analog signal till en digital. Här visas endast en metod, flash-omvandlare. Uppgift:

Läs mer

F5 Introduktion till digitalteknik

F5 Introduktion till digitalteknik George Boole och paraplyet F5 Introduktion till digitalteknik EDAA05 Roger Henriksson Jonas Wisbrant p = b! (s " r) George Boole (1815-1864) Professor i Matematik, Queens College, Cork, Irland 2 Exklusiv

Läs mer

Institutionen för systemteknik, ISY, LiTH. Tentamen i. Tid: kl

Institutionen för systemteknik, ISY, LiTH. Tentamen i. Tid: kl Institutionen för systemteknik, ISY, LiTH Tentamen i Digitalteknik TSIU05/TEN1 Tid: 2016 10 26 kl. 14 18 Lokal : TER3 TER4 Ansvarig lärare: Michael Josefsson. Besöker lokalen kl 16. Tel.: 013-28 12 64

Läs mer

%HQJW0DJQKDJHQ,QJHQM UVK JVNRODQL- QN SLQJ &RS\ULJKW%HQJW0DJQKDJHQ/L7+

%HQJW0DJQKDJHQ,QJHQM UVK JVNRODQL- QN SLQJ &RS\ULJKW%HQJW0DJQKDJHQ/L7+ %HQJW0DJQKDJHQ,QJHQM UVK JVNRODQL- QN SLQJ TEST! Vad är testets mål? Vad är testets problem? Vad är testbar elektronik? Vad är design för testbarhet? Scan och Boundary Scan teknik Volt Specifikt mätvärde

Läs mer

Digital Design IE1204

Digital Design IE1204 Digital Design IE204 F9 Tillståndsautomater del william@kth.se IE204 Digital Design F F3 F2 F4 Ö Booles algebra, Grindar MOS-teknologi, minimering F5 F6 Ö2 Aritmetik Ö3 KK LAB Kombinatoriska kretsar F7

Läs mer

Digital Aritmetik Unsigned Integers Signed Integers"

Digital Aritmetik Unsigned Integers Signed Integers Digital Aritmetik Unsigned Integers Signed Integers" Slides! Per Lindgren! EISLAB! Per.Lindgren@ltu.se! Original Slides! Ingo Sander! KTH/ICT/ES! ingo@kth.se! Talrepresentationer" Ett tal kan representeras

Läs mer

Tentamen med lösningar i IE Digital Design Fredag 15/

Tentamen med lösningar i IE Digital Design Fredag 15/ Tentamen med lösningar i IE4-5 Digital Design Fredag 5/ 6 4.-8. Allmän information (TCOMK, Ask for an english version of this exam if needed Examinator: Ingo Sander. Ansvarig lärare: Kista, William Sandvist

Läs mer