Digitalteknik, fortsättningskurs Föreläsning VHDL Very High Speed Integrated Circuit Hardware Description Language
|
|
- Per Sandström
- för 6 år sedan
- Visningar:
Transkript
1 1 Digitalteknik, fortsättningskurs Föreläsning VHDL Very High Speed Integrated Circuit Hardware Description Language VHDL = VHSIC Hardware Description Language VHSIC = Very High Speed Integrated Circuit
2 VHDL & Verilog : Två HDL språk för hårdvarukonstruktion VHDL. Syntaxen liknar programmeringsspråket ADA. VHDL standardiserades 1987 IEEE Standard VHDL Language Reference Manual. Utges av IEEE. Verilog. Ursprung CAD-industrin. Språken har likartade modelleringsmöjligheter men olika syntax. Utökning av VHDL för analoga kretsar: - VHDL-AMS (VHDL- Analog Mixed Signal ) - Verilog-A, Verilog-AMS
3 Hårdvarubeskrivande språk VHDL, Verilog : RTL-nivå & Grind-nivå. För ASIC, FPGA, CPLD. SystemC : Klassbibliotek till C++. Möjliggör högre abstraktionsnivå än VHDL ( Transaction-Level Modelling ) SystemVerilog : Ursprung Verilog. Beskrivning/Specifikation/ Dokumentation av hårdvara. Simulering av hårdvara. Syntes av hårdvara.
4 Beskrivningar i VHDL Struktur och beteende Strukturbeskrivning VHDL koden beskriver systemet såsom en samling sammankopplade komponenter. Kan vara hierarkisk eller flat. Beteendebeskrivning VHDL koden beskriver funktionen på systemet eller komponenten, utan att beskriva strukturen på densamma. Struktur och beteende kan blandas i samma VHDL beskrivning. Struktur : Närmare realiseringen. Beteende : Mindre mängd detaljer. Medger snabbare simulering och modellering på högre abstraktionsnivå. 4
5 5 Entity ENTITY fulladder IS PORT(A:IN STD_LOGIC; B:IN STD LOGIC; Cin:IN STD LOGIC; S:OUT STD_LOGIC; Cout:OUT STD_LOGIC); END fulladder; Entiteten beskriver portarna mot omvärlden för kretsen.
6 6 Architecture ARCHITECTURE behave OF and2 IS BEGIN Cout<= (A and B) or (A and Cin) or (B and Cin); S<=A xor B xor Cin END behave; Architecture beskriver funktionen inuti kretsen.
7 7 Varför VHDL? VHDL används för att kunna kontrollera att man har kopplat rätt genom att simulera kretsen Kunna beskriva stora konstruktioner på ett enkelt sätt och sedan generera kretsen genom syntes Möjliggör strukturerade beskrivningar av en krets VHDL öka abstraktionsnivån
8 8 VHDL Ett starkt typat språk Signaler modelleras m.h.a. olika datatyper, t.ex. bit, har värdet 0 eller 1, (används sällan) bit_vector, flera bitar ( 0000, 1111 används sällan) std_logic, används normalt för att representera en digital signal type std_logic is ( U, X, 0, 1, Z, W, L, H, - ) std_logic_vector, används för bussar (tex , UUUUUUUU, ZZZZZZZZ, etc). Är en vektor med element av typen std_logic. Type: std_logic_vector is array (NATURAL range <>) of std_logic
9 VHDL basics cont. Enumeration types cont. Standard logic unsigned Resten av raden är kommentar TYPE std_ulogic IS ( U, -- uninitialized X, -- forcing unknown 0, -- forcing zero 1, -- forcing one Z, -- high impedance W, -- weak unknown L, -- weak zero H, -- weak one - ); -- don t care Relevant för simulering Relevant för compilatorn Tecken saknar betydelse för enstaka bitar Standard logic är vår rekomindation för alla binära signaler
10 10 VHDL Ett starkt typat språk boolean (false,true) integer (2 komplement representation, tex. -66, 134, , -899) Signed, unsigned Character ( A, B, C,.., 0, 1, 2,.) Uppräkningstyper, tex. type states is (S1,S2,S3,S4);
11 VHDL bibliotek. Kompilerade VHDL-komponenter lagras default i WORK biblioteket. WORK är ett symboliskt namn. Ofta döper man också katalogen till work. Biblioteken WORK och STD är alltid synliga för kompilatorn. Andra bibliotek som skall användas måste specificeras. Detta göres i koden före de delar som vill använda dem. Tex: library My_Lib; use My_Lib.Mina_Typer.ALL; 11
12 12 VHDL Hierarkin
13 13 VHDL std_logic. Typen std_logic finns definierad i paketet IEEE Dessa båda rader skall alltid finnas före varje entity som använder typen för att std_logic skall kunna användas: Library IEEE; use IEEE.std_logic_1164.all;
14 14 VHDL use ieee.std_logic_unsigned.all Då kan vanliga aritmetiska operatorer (tex +, -, * ) användas för std_logic typer. Motsvarande för tal med tecken: byt mot signed. S <= A+B; (resultatet får inte överskrida vektorns område) S,A och B är av typen std_logic_vector,
15 15 VHDL Signaltilldelningar Följande tilldelningar är också tillåtna a <= B identisk med b <= X A32F -- hex-tal, endast bitvektor f <= O oktalt tal, end. bitvektor är vektorerna definierade med std_logic måste en konverteringsfunktion användas: f <= std_logic_vector (X A32F )
16 16 VHDL Signaltilldelningar Aggregate signal a,b : std_logic_vector (7 downto 0); a <= (others => 0 ); -- identiskt med följande a <= ;
17 17 Parallellt - sekventiellt a b x y begin x <= a; y <= b; x <= b; -- fel end; begin p0 : process (a,b) is begin x <= a; y <= b; x <= b; end process p0; end; a b x y
18 18 VHDL std_ulogic Det resulterande värdet hos en signal av typen std_logic bestäms av en resolveringsfunktion ( resolved i subtype deklarationen ovan), vilken i detta fall finns definierad i paketet ieee.std_logic_1164.
19 19 begin with cntrl select -- en 4/1 multiplexer ut <= a when 00, b when 01, c when 10, d when 11, X when others; end; Parallellt - sekventiellt begin p0 : process (cntrl,a,b,c,d) is begin case cntrl is when 00 => ut<= a; when 01 => ut <= b; when 10 => ut <= c; when 11 => ut <= d; when others => ut<= X ; end case; end process p0; end; ut
20 20 Parallellt satser. When-satsen. begin -- en 2/4 avkodare z <= 0001 when a = 00 else 0010 when a = 01 else 0100 when a = 10 else 1000 when a = 11 else XXXX ; end;
21 21 Sekventiell VHDL (If-satsen) If-satser kan användas i den sekventiella delen av VHDL De får inte placeras i den parallella delen av VHDL-koden syntaxen är IF villkor THEN sats(er); ELSE andra sats(er); END IF; en process i VHDL innehåller sekventiella satser (I parallell VHDL används when else i stället )
22 22 Sekventiell VHDL (If-satsen) If sats, med fler villkor syntaxen är IF villkor THEN sats(er); ELSE IF nytt villkor THEN andra sats(er); END IF; END IF; Varje if avslutas med end if; else if kan sammanskrivas som elsif elsif får inte avslutas med end if;
23 23 Implicit memory Process (Sel, x2) begin if Sel = 1 then f <= x2; endif; end process; Om Sel < > 1 så behålls det gamla värdet på f! p0 : process (LD, D) is begin if (LD = 1 ) then Q <= D; end if; end process p0;
24 24 För syntesen Vippor IF Clk'EVENT AND Clk='1' THEN end if;
25 p0 : process (Reset,Clk) is begin IF Reset = 0' THEN Q <= '0'; VHDL En flank-triggad D-vippa med asynkron reset ELSIF Clk'EVENT AND Clk='1' THEN Q <= D; END IF; end process p0; Clk D 25 Q
26 -- Synkron Reset p0 : PROCESS (Clk) IS BEGIN IF Clk'EVENT AND Clk='1' THEN IF Reset = '1' THEN -- Kod som sätter systemet i ett -- väldefinierat tillstånd ELSIF -- Det som ska göras! END IF; END PROCESS p0; 26
27 27 library ieee; use ieee.std_logic_1164.all; entity reg is generic (n : NATURAL := 4); port (D : in std_logic_vector (n-1 downto 0); Clk, Reset : in std_logic; Q : out std_logic_vector (n-1 downto 0)); end entity reg; architecture behavioural of reg is begin p0 : process (Clk, Reset) is begin IF Reset = '1' THEN Q <= (OTHERS => '0'); ELSIF Clk'EVENT AND Clk='1' THEN Q <= D; END IF; end process p0; end architecture behavioural; n-bitars Register
28 28 VHDL Variabler kan vara av samma typer som signaler deklareras och används i sekventiella delen uppdateras omgående har inget värde utanför processen tilldelas med := operatorn
29 29 Räknare på 2 sätt library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt is port (Clk, Reset : in std_logic; Q : out std_logic_vector (3 downto 0)); end entity cnt; Clk Reset Q
30 30 architecture arch_cnt of cnt is begin p0 : process (Clk, Reset) is variable cnt : std_logic_vector (3 downto 0); begin if Reset = '1' then cnt := (others => '0'); elsif Clk'EVENT and Clk='1' then cnt := cnt+1; end if; Q <= cnt; end process p0; end architecture arch_cnt; architecture arch_cnt of cnt2 is begin p0 : process (Clk, Reset) is variable cnt : std_logic_vector (3 downto 0); begin if Reset = '1' then cnt := (others => '0'); elsif Clk'EVENT and Clk='1' then cnt(3) := cnt(3) xor (cnt(2) and cnt(1) and cnt(0)); cnt(2) := cnt(2) xor (cnt(1) and cnt(0)); cnt(1) := cnt(1) xor cnt(0); cnt(0) := not cnt(0); end if; Q <= cnt; end process p0; end architecture arch_cnt;
31 31 VHDL Syntes. Klockade processer skall vara känsliga på en flank. Använd funktionerna Clk'EVENT AND Clk='1' eller Clk= 0'!. Gör rimlighetsanalys på antal grindar och antal vippor. Studera grindschemat efter syntes. Think Hardware Tänk i hårdvara då du skriver VHDL-koden.
32
33 33 Arbetsgång vid simulering skriv in koden med texteditor kompilera filen simulera konstruktionen: 1. Ange insignalers värden (i en testbänk eller i simulatorn) 2. Välj vilka signaler som skall studeras 3. Kör simuleringen 4. Jämför utsignalerna mot förväntat resultat ModelSim/QuestaSim (Mentor Graphics Inc) används hos oss.
34 34 Work dinfil, välj signalerna (Add to wave) force clk 1 50ns, 0 100ns -repeat 100ns force reset 1 10ns, 0 20ns run 2000ns
35 35 Do - filer Ett sätt att testa konstruktionen på är men en.do fil. Skriv in kommandona i en text fil Spar den som namn.do (bra om den ligger i samma projekt biblioteket som resten) Kör: do namn.do i Transcript fönstret -- tst_cnt.do -- datum namn restart -f force clk 1 50ns, 0 100ns -repeat 100ns force reset 1 10ns, 0 20ns run 2000ns
36 36 Ex: BCD räknarfrossa! Implementera en två bitars BCD på två olika vis (i samma entitet) 1. Med case, Synkron reset 2. Med if then else, Asynkron reset Alla skall ha CE (Klock enable), LD (load) och CE_OUT
37 37 Implementera en två bitars BCD på två olika vis (i samma entitet) Med case, Synkron reset Alla skall ha CE (Klock enable), LD (load) och CE_OUT library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt_bcd is port (Clk, Reset, CE, LD: in std_logic; CEU1, CEU2 : out std_logic; Din : in std_logic_vector (7 downto 0); Q1 : out std_logic_vector (7 downto 0); Q2 : out std_logic_vector (7 downto 0)); end entity cnt_bcd;
38 architecture arch_cnt of cnt_bcd is begin cnt1 : process (Clk) is variable cnt : std_logic_vector (7 downto 0); begin if Clk'EVENT and Clk='1' then if Reset = '1' then cnt := (others => '0'); elsif CE='1' then if LD='1' then cnt := Din; else Synkron reset skall ha CE (Klock enable), LD (load) 38
39 case cnt(3 downto 0) is when "1001" => cnt(3 downto 0) := "0000"; case cnt(7 downto 4) is when "1001" => cnt(7 downto 4) := "0000"; when others => cnt(7 downto 4):= cnt(7 downto 4) +1; end case; when others => cnt(3 downto 0):= cnt(3 downto 0) +1; end case; 39 architecture arch_cnt of cnt_bcd is begin cnt1 : process (Clk) is variable cnt : std_logic_vector (7 downto 0); begin if Clk'EVENT and Clk='1' then if Reset = '1' then cnt := (others => '0'); elsif CE='1' then if LD='1' then cnt := Din; else
40 40 Q1<=cnt; if(cnt = " ") then CEU1<='1'; else CEU1<='0'; end if; end process cnt1;
41 architecture arch_cnt of cnt_bcd is begin cnt1 : process (Clk) is variable cnt : std_logic_vector (7 downto 0); begin if Clk'EVENT and Clk='1' then if Reset = '1' then cnt := (others => '0'); elsif CE='1' then if LD='1' then cnt := Din; else case cnt(3 downto 0) is when "1001" => cnt(3 downto 0) := "0000"; case cnt(7 downto 4) is when "1001" => cnt(7 downto 4) := "0000"; when others => cnt(7 downto 4):= cnt(7 downto 4) +1; end case; when others => cnt(3 downto 0):= cnt(3 downto 0) +1; end case; end if; -- LD=1 end if; -- Reset end if; -- Clk Q1<=cnt; if(cnt = " ")then CEU1<='1'; else CEU1<='0'; end if; end process cnt1; 41
42 Implementera en två bitars BCD på två olika vis (i samma entitet) Med if then else, Asynkron reset Alla skall ha CE (Klock enable), LD (load) och CE_OUT 42 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt_bcd is port (Clk, Reset, CE, LD: in std_logic; CEU1, CEU2 : out std_logic; Din : in std_logic_vector (7 downto 0); Q1 : out std_logic_vector (7 downto 0); Q2 : out std_logic_vector (7 downto 0)); end entity cnt_bcd;
43 if Reset = '1' then cnt := (others => '0'); elsif Clk'EVENT and Clk='1' then 43 if cnt(3 downto 0)= "1001" then cnt(3 downto 0) := "0000"; if cnt(7 downto 4) = "1001" then cnt(7 downto 4) := "0000"; else cnt(7 downto 4):= cnt(7 downto 4) +1; end if; -- cnt (7 downto 4) else cnt(3 downto 0):= cnt(3 downto 0) +1; end if; -- cnt(3 downto 0)
44 cnt2 : process (Clk, Reset) is end if; -- cnt(3 downto 0) variable cnt : std_logic_vector (7 downto 0); end if; -- LD=1 begin end if; -- Clk if Reset = '1' then end if; -- Reset cnt := (others => '0'); Q2<=cnt; elsif Clk'EVENT and Clk='1' then if(cnt = " ")then CEU2<='1'; if CE='1' then else CEU2<='0'; if LD='1' then end if; cnt := Din; end process cnt2; else if cnt(3 downto 0)= "1001" then cnt(3 downto 0) := "0000"; if cnt(7 downto 4) = "1001" then cnt(7 downto 4) := "0000"; else cnt(7 downto 4):= cnt(7 downto 4) +1; end if; -- cnt (7 downto 4) else cnt(3 downto 0):= cnt(3 downto 0) +1; 44
45 45 Simulera med do - fil restart -f (add wave clk) force clk 1 50ns, 0 100ns -repeat 100ns force reset 1 10ns, 0 20ns run 2000ns
46 46
47 47 VHDL Signaltilldelningar Concatenation & signal a,b : std_logic_vector (3 downto 0); signal c : std_logic; a <= 1 & b (3) & b (1 downto 0); b <= e & f; --e och f är tvåbitarsvektorer
48 48 Att välja olika realiseringar av en funktion A B C Z Två nivå realisering (vi räknar inte inverterarna) Fler nivå realisering (Grindar med färre ingångar) XOR
49 49 Vilken realisering är bäst? Minska antalet ingångar Litteral : insignal (inverterad eller inte) Kostnad 2 transistorer per litteral Färre litteraler innebär färre transistorer Mindre kretsar Färre ingångar medför snabbare grindar Fan-in är i vissa teknologier begränsade Minska antalet grindar Färre grindar mindre kretsar Påverkar direkt produktionskostanden Reducera antalet grindnivåer Färre nivåer snabbare (Minsta fördröjning kräver ofta fler grindar) Hur balanserar vi mellan storlek och hastighet. Verktyg som ger olika lösningar Logik minimering Logik optimering
50 50 Sammanfattning VHDL används till Beskrivning/Specifikation/ Dokumentation av hårdvara. Simulering av hårdvara. Syntes av hårdvara. Entity - Architecture
51 Sammanfattning forts. 51 VHDL Ett starkt typat språk Bibliotek: Library IEEE; use IEEE.std_logic_1164.all; use ieee.std_logic_unsigned.all; Signaltilldelningar <= Variabel tilldelning :=
52 Sammanfattning forts. Paralell - Sekventiell kod name : process (<List>) is begin with X select case <expression> is y<= q0 when 00, when <choice> => <Statements>; qn when others; [when others =>..;] end case; 52
53 Sammanfattning forts. Paralell - Sekventiell kod target <= value_ex when cond else name : process (<List>) is begin if <condition> then value_ex [when cond]; <Statements>; [elsif <condition> then <Statements>; ] [else <Statements>; ] end if; 53
54 Sammanfattning forts. Implicit memory 54 Värdet behålls om ingen tilldelning sker. D-vippa (Register/räknare mm) IF Clk'EVENT AND Clk='1' THEN Asynkron Reset cnt2 : process (Clk, Reset) is begin if Reset = '1' then <Reset Statements > elsif Clk'EVENT and Clk='1' then <Statements>; end if;
55 Sammanfattning forts. Synkron Reset 55 cnt2 : process (Clk) is begin if Clk'EVENT and Clk='1' then if Reset = '1' then <Reset Statements > else <Statements>; end if; -- Reset end if; -- Clk'EVENT
56 Sammanfattning forts. Clock Enable 56 cnt2 : process (Clk) is begin if Clk'EVENT and Clk='1' then if CE = '1' then <Statements>; end if; -- CE
57 57 Nästa föreläsning Kombinatoriska nät Lite repetition + Karnaughdiagram(4-6var), flera utgångar Quine-McCluskey + intro tid Glöm inte att anmäla er till laborations tillfällena!
VHDL och laborationer i digitalteknik
V:1.1 VHDL och laborationer i digitalteknik Vid laborationskursen i digitalteknik används VHDL till alla laborationerna utom den första. VHDL är ett stort språk och enbart en liten del av språket behövs
Läs merGRUNDER I VHDL. Innehåll. Komponentmodell Kodmodell Entity Architecture Identifierare och objekt Operationer för jämförelse
GRUNDER I VHDL Innehåll Komponentmodell Kodmodell Entity Architecture Identifierare och objekt Operationer för jämförelse KOMPONENTMODELL Modell för att beskriva komponenter Externt interface Intern funktion
Läs merVHDL 1. Programmerbara kretsar
VHDL 1 Programmerbara kretsar CPLD FPGA VHDL Kombinatorik with-select-when when-else Sekvensnät process case if-then-else Programmerbara kretsar PLD = programmable logic device CPLD = complex PLD, i princip
Läs merProgrammerbara kretsar och VHDL 2. Föreläsning 10 Digitalteknik, TSEA22 Oscar Gustafsson Institutionen för systemteknik
Programmerbara kretsar och VHDL 2 Föreläsning 10 Digitalteknik, TSEA22 Oscar Gustafsson Institutionen för systemteknik 2 Dagens föreläsning Programmerbara kretsar igen Mer om processer Egna typer Använda
Läs merstd_logic & std_logic_vector
VHDL VHDL - Very high speed integrated circuit Hardware Description Language VHDL är ett komplext språk, avsett för att beskriva digitala system på olika abstraktionsnivåer (beteende- och strukturmässigt).
Läs merSimulering med ModelSim En kort introduktion
Linköpings universitet Institutionen för systemteknik Laborationer i digitalteknik Datorteknik 2018 Simulering med ModelSim En kort introduktion TSEA22 Digitalteknik D TSEA51 Digitalteknik Y TSEA52 Digitalteknik
Läs merProgrammerbara kretsar och VHDL. Föreläsning 9 Digitalteknik Mattias Krysander Institutionen för systemteknik
Programmerbara kretsar och VHDL Föreläsning 9 Digitalteknik Mattias Krysander Institutionen för systemteknik Kursinformation VHDL-delen Lektion 7 : Datorlektion i VHDL+Xilinx [pdf] Lab 3 : Programmerbara
Läs merKonstruktion av digitala system - VHDL
Konstruktion av digitala system - VHDL Digitalteknik - Föreläsning 10 Mattias Krysander Institutionen för systemteknik Dagens föreläsning Programmerbara kretsar Kombinationskretsar i VHDL with-select-when,
Läs merProgrammerbara kretsar och VHDL. Föreläsning 9 Digitalteknik Mattias Krysander Institutionen för systemteknik
Programmerbara kretsar och VHDL Föreläsning 9 Digitalteknik Mattias Krysander Institutionen för systemteknik Kursinformation Lektion 7 : Datorlektion i Modelsim+VHDL Lab 3 : Programmerbara kretsar och
Läs merProgrammerbara kretsar och VHDL 1. Föreläsning 9 Digitalteknik, TSEA22 Oscar Gustafsson, Mattias Krysander Institutionen för systemteknik
Programmerbara kretsar och VHDL 1 Föreläsning 9 Digitalteknik, TSEA22 Oscar Gustafsson, Mattias Krysander Institutionen för systemteknik 3 Dagens föreläsning Programmerbara kretsar Kombinationskretsar
Läs merPARALLELL OCH SEKVENTIELL DATABEHANDLING. Innehåll
PARALLELL OCH SEKVENTIELL DATABEHANDLING Innehåll Parallellism i VHDL Delta delays och Simuleringstid VHDLs simuleringscykel Aktivering av Processer Parallella och sekventiella uttryck 1 Controller PARALLELLISM
Läs merDigitalteknik syntes Arne Linde 2012
Digitalteknik, fortsättningskurs Föreläsning 3 Kombinatoriska nät 202 VHDL repetition + Strukturell VHDL Lite repetition + Karnaughdiagram(4-6var), flera utgångar + Quine-McCluskey + intro tid 2 Entity
Läs merProgrammerbara kretsar och VHDL. Föreläsning 10 Digitalteknik, TSEA22 Mattias Krysander Institutionen för systemteknik
Programmerbara kretsar och VHDL Föreläsning 10 Digitalteknik, TSEA22 Mattias Krysander Institutionen för systemteknik 3 Dagens föreläsning Programmerbara kretsar Kombinationskretsar i VHDL with-select-when,
Läs merDESIGN AV SEKVENTIELL LOGIK
DESIGN AV SEKVENTIELL LOGIK Innehåll Timing i synkrona nätverk Synkrona processer i VHDL VHDL-kod som introducerar vippor (flip-flops) och latchar Initiering av register Mealy- och Moore-maskiner i VHDL
Läs merFÖRELÄSNING 8 INTRODUKTION TILL DESIGN AV DIGITALA ELEKTRONIKSYSTEM
FÖRELÄSNING 8 INTRODUKTION TILL DESIGN AV DIGITALA ELEKTRONIKSYSTEM Innehåll Designflöde Översikt av integrerade kretsar Motivation Hardware Description Language CAD-verktyg 1 DESIGNFLÖDE FÖR DIGITALA
Läs merD2 och E3. EDA321 Digitalteknik-syntes. Fredag den 13 januari 2012, fm i M-salarna
EDA321 Digitalteknik-syntes D2 och E3 GU DIT795 Tentamen (EDA321-0205) Fredag den 13 januari 2012, fm i M-salarna Examinator Arne Linde, tel. 772 1683 Tillåtna hjälpmedel Inga hjälpmedel tillåtna. Detta
Läs merHjälpmedel: Appendix A. VHDL-syntax. (bifogas detta prov) Appendix B.2. IEEE-package (bifogas detta prov)
7HQWDPHQL.XQGDQSDVVDGHNUHWVDUI U(P Datum: 991012 Tid: 8.00-13.00 Lokal: E138 Hjälpmedel: Appendix A. VHDL-syntax. (bifogas detta prov) Appendix B.2. IEEE-package (bifogas detta prov) Vid eventuella frågor
Läs merKonstruktionsmetodik för sekvenskretsar. Föreläsning 7 Digitalteknik, TSEA22 Mattias Krysander Institutionen för systemteknik
Konstruktionsmetodik för sekvenskretsar Föreläsning 7 Digitalteknik, TSEA22 Mattias Krysander Institutionen för systemteknik 2 Dagens föreläsning Initiering av starttillstånd Programmerbar logik Syntesflödet
Läs merDigital elektronik CL0090
Digital elektronik CL9 Föreläsning 5 27-2-2 8.5 2. Naxos Demonstration av uartus programvara. Genomgång av uartus flödesschema. Detta dokument finns på kurshemsidan. http://www.idt.mdh.se/kurser/cl9/ VHDL-kod
Läs merKonstruktionsmetodik för sekvenskretsar
Konstruktionsmetodik för sekvenskretsar Digitalteknik Föreläsning 7 Mattias Krysander Institutionen för systemteknik Dagens föreläsning Inför laboration 2 Synkronisering av insignaler Asynkrona ingångar
Läs merVHDL2. Sekvensnätsexemplet
VHDL2 Moder portsatsen Datatyper Ett exempel, stegmotorstyrning Labben Hierarkisk konstruktion, instantiering Kombinatorisk process Record, loop Sekvensnätsexemplet 1(0) 1(0) 1(1) 00 0(0) 01 11 10 1(1)
Läs merDIGITALTEKNIK. Laboration D172
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Håkan Joëlson 2006-02-24 v 1.2 DIGITALTEKNIK Laboration D172 Programmerbar logik (PLD) Programmeringsspråket VHDL Kombinatoriska funktioner
Läs merProgrammerbar logik (PLD) Programmeringsspråket VHDL Kombinatoriska funktioner i VHDL för PLD Sekvensfunktioner i VHDL för PLD
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Håkan Joëlson 2003-09-15 v 2.1 DIGITALTEKNIK Laboration D163 Programmerbar logik (PLD) Programmeringsspråket VHDL Kombinatoriska funktioner
Läs merVHDL2. Sekvensnätsexemplet
VHDL2 Moder portsatsen Datatyper Ett exempel, stegmotorstyrning Labben Hierarkisk konstruktion, instantiering Kombinatorisk process Record, loop Sekvensnätsexemplet 1(0) 1(0) 1(1) 00 0(0) 01 11 10 1(1)
Läs merDigital- och datorteknik, , Per Larsson-Edefors Sida 1
Digitala it elektroniksystem t Professor Per Larsson-Edefors perla@chalmers.se Digital- och datorteknik, 101122, Per Larsson-Edefors Sida 1 Introduktion Konstruktionsalternativ Kretskort med diskreta standardkomponenter.
Läs merLösningförslag till Exempel på tentamensfrågor Digitalteknik I.
Lösningförslag till Exempel på tentamensfrågor Digitalteknik I.. Uttryckt i decimal form: A=28+32+8 + 2 =70 B=59 C=7 A+B+C=246 2. Jag låter A' betyda "icke A" A'B'C'D'+ABC'D'+A'BCD'+AB'CD'=D'(A'(B'C'+BC)+A(BC'+B'C))=
Läs merChalmers ekniska Högskola Institutionen för Data- och Informationsteknik. EDA 321 Digitalteknik syntes Laboration 2 - VHDL
Chalmers ekniska Högskola Institutionen för Data- och Informationsteknik EDA 321 Digitalteknik syntes 2011-2012 Laboration 2 - VHDL 1. Enkelt sekvensnät 2. Trafikräknare i VHDL 3. Syntes av VHDL-kod Namn
Läs merSimulering med ModelSim En kort introduktion
Linköpings universitet Institutionen för systemteknik Laborationer i digitalteknik Datorteknik 2017 Simulering med ModelSim En kort introduktion TSEA22 Digitalteknik D Linköpings universitet SE-581 83
Läs mer-c wc. Pre- Next state Out- Vi ser att tillstånden är redan sorterade i grupper med olika utsignaler,
9.17 Vi översätter beskrivningen till ett flödesdiagram, Figur E9.17a -c -c z=1 E A z=1 E A z=0 z=0 z=0 D z=0 D Figur E9.17a Flödesdiagram B z=0 B z=0 C z=0 C z=0 som vi i sin tur översätter till en flödestabell,
Läs merKOMBINATORISKA FUNKTIONER...1
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Lars Wållberg Håkan Joëlson 2002-10-10 v 1.4 Elektronik DIGITALTEKNIK Grunderna i VHDL Innehåll Inledning...1 KOMBINATORISKA FUNKTIONER...1
Läs merL15 Introduktion modern digital design
L15 Introduktion modern digital design Upplägg LP2 F15 Introduktion till modern digital design F16 Kombinatoriska nät i VHDL F17 Sekvensnät i VHDL F18 Gästföreläsning (Advenica, fortsättningskurser) F19
Läs merAngående buffer. clk clear >=1 =9?
10.VHDL3 Repetition buffer, record, loop kombinaoriska processer Varning latchar, hasard CPU-embryo VHDL-kod för mikromaskin med hämtfas Minnen i FGPA Distributed RAM (LUT) Block-RAM 1 Angående buffer
Läs merStrukturell VHDL. Grundläggande kunskaper om. och TESTBÄDD. UMEÅ UNIVERSITET Tillämpad fysik och elektronik Lars Wållberg ver 1.
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Lars Wållberg 2005-01-01 ver 1.0 Grundläggande kunskaper om Strukturell VHDL och TESTBÄDD Innehållsförteckning. sid Strukturbeskrivning 2 Digitalkonstruktionen
Läs merChalmers Tekniska Högskola Institutionen för Data- och Informationsteknik. EDA 321 Digitalteknik syntes Laboration 1 - VHDL
Chalmers Tekniska Högskola Institutionen för Data- och Informationsteknik EDA 321 Digitalteknik syntes 2011-2012 Laboration 1 - VHDL 1. EDA-verktyg 2. QuestaSim 3. Kombinatoriska nät 4. Sekvensnät Namn
Läs merLABORATIONSINSTRUKTION LABORATION
Högskolan Dalarna Elektroteknik LABORATION LABORATIONSINSTRUKTION Sekvensnät med VHDL KURS Digitalteknik LAB NR Ver9 5 INNEHÅLL. Kaskadkopplad räknare 2. Elektronisk tärning NAMN KOMMENTARER PROGRAM/KURS
Läs merTentamen i IE1204/5 Digital Design onsdagen den 5/
Tentamen i IE1204/5 Digital Design onsdagen den 5/6 2013 9.00-13.00 Tentamensfrågor med lösningsförslag Allmän information Examinator: Ingo Sander. Ansvarig lärare: William Sandqvist, tel 08-790 4487 (Kista
Läs merLaboration D184. ELEKTRONIK Digitalteknik. Sekvensnät beskrivna med VHDL och realiserade med PLD
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Lars Wållberg/Dan Weinehall/ Håkan Joëlson 2010-05-06 v 1.7 ELEKTRONIK Digitalteknik Laboration D184 Sekvensnät beskrivna med VHDL och realiserade
Läs merTentamen i IE1204/5 Digital Design onsdagen den 5/
Tentamen i IE1204/5 Digital Design onsdagen den 5/6 2013 9.00-13.00 Allmän information Exaator: Ingo Sander. Ansvarig lärare: William Sandqvist, tel 08-790 4487 (Kista IE1204) Tentamensuppgifterna behöver
Läs merLaboration D159. Sekvensnät beskrivna med VHDL och realiserade med PLD. Namn: Datum: Epostadr: Kurs:
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Lars Wållberg/Håkan Joëlson 2001-03-01 v 1.5 ELEKTRONIK Digitalteknik Laboration D159 Sekvensnät beskrivna med VHDL och realiserade med PLD
Läs merTenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2009-06-04 Skrivtid 9.00-13.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng inkl bonus Jourhavande lärare Per Lindgren Tel 070 376 8150 Tillåtna
Läs merIE1205 Digital Design: F8: Minneselement: Latchar och Vippor. Räknare
IE1205 Digital Design: F8: Minneselement: Latchar och Vippor. Räknare Sekvensiella System a(t) f(a(t)) Ett sekvensiellt system har ett inbyggt minne - utsignalen beror därför BÅDE av insignalens NUVARANDE
Läs merProgrammerbar logik och VHDL. Föreläsning 4
Programmerbar logik och VHDL Föreläsning 4 Förra gången Strukturell VHDL Simulering med ISim Strukturell VHDL Simulering test_bench specificerar stimuli Simulatorn övervakar alla signaler, virtuell logik-analysator
Läs merIntroduktion till Xilinx CPLD och ISE WebPack 6.2 Version NV
Introduktion till Xilinx CPLD och ISE WebPack 6.2 Version NV Introduktionen beskriver grunderna för att använda programvaran Xilinx ISE WebPack 6.2.03 tillsammans med en CPLD (Complex Programmable Logic
Läs merTenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2011-08-26 Skrivtid 9.00-14.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng Jourhavande lärare Per Lindgren Tel 070 376 8150 Tillåtna hjälpmedel
Läs merVHDL testbänk. Mall-programmets funktion. Låset öppnas när tangenten 1 trycks ned och sedan släpps. William Sandqvist
VHDL testbänk Mall-programmets funktion Låset öppnas när tangenten 1 trycks ned och sedan släpps. Keypad och Statecounter Bra val av datatyper gör koden självförklarande! K: in std_logic_vector(1 to 3);
Läs merKALKYLATOR LABORATION4. Laborationens syfte
LABORATION4 KALKYLATOR Laborationens syfte I denna laboration ska en enkel kalkylator konstrueras med hjälp av VHDL och utvecklingsverktyget Vivado från Xilinx. Hårdvaran realiseras på det redan bekanta
Läs merProgrammerbar logik och VHDL. Föreläsning 1
Programmerbar logik och VHDL Föreläsning 1 Programmerbar logik och VHDL Programmerbar logik VHDL intro Upplägg, litteratur, examination Programmerbara kretsar Mikroprocessor Fix hårdvara som kan utföra
Läs merTenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2010-08-27 Skrivtid 9.00-14.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng inkl bonus Jourhavande lärare Per Lindgren Tel 070 376 8150 Tillåtna
Läs merVHDL Basics. Component model Code model Entity Architecture Identifiers and objects Operations for relations. Bengt Oelmann -- copyright
BO 1 VHDL Basics Outline Component model Code model Entity Architecture Identifiers and objects Operations for relations Bengt Oelmann -- copyright 2002 1 Component model Model for describing components
Läs merTenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2008-08-29 Skrivtid 9.00-13.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng inkl bonus Jourhavande lärare Johan Eriksson Tel 070 589 7911 Tillåtna
Läs merSekvensnät. William Sandqvist
Sekvensnät Om en och samma insignal kan ge upphov till olika utsignal, är logiknätet ett sekvensnät. Det måste då ha ett inre minne som gör att utsignalen påverkas av både nuvarande och föregående insignaler!
Läs merDESIGN AV KOMBINATORISK LOGIK
DESIGN AV KOMBINATORISK LOGIK Innehåll Fördröjninar i kombinatorisk loik Byblock för kombinatorisk loik Multilexer / De-multilexer Kodare / Avkodare Aritmetiska Funktioner GATE-DELAYS Gate-delay är tiden
Läs merTentamen i IE1204/5 Digital Design måndagen den 15/
Tentamen i IE1204/5 Digital Design måndagen den 15/10 2012 9.00-13.00 Allmän information Examinator: Ingo Sander. Ansvarig lärare: William Sandqvist, tel 08-790 4487 (Kista IE1204), Tentamensuppgifterna
Läs merLösningsföslag till Exempel på tentamensuppgifter i Digitalteknik I
Lösningsföslag till Exempel på tentamensuppgifter i Digitalteknik I Flervalsfrågor. A 2. C 3. B 4. D 5. A 6. B 7. C 8. D 9. C 0. B. B 2. C 3. A 4. C 5. A Problemuppgifter. Uttryckt i decimal form: A=28+32+8
Läs merTenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2009-08-28 Skrivtid 9.00-13.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng inkl bonus Jourhavande lärare Per Lindgren Tel 070 376 8150 Tillåtna
Läs merDigital elektronik CL0090
Digital elektronik CL9 Föreläsning 3 27--29 8.5 2. My Talsystem Binära tal har basen 2 Exempel Det decimala talet 9 motsvarar 2 Den första ettan är MSB, Most Significant Bit, den andra ettan är LSB Least
Läs merDIGITAL ELEKTRONIK. Laboration DE3 VHDL 1. Namn... Personnummer... Epost-adress... Datum för inlämning...
UMEÅ UNIVERSITET Tillämpad fysik och elektronik 2014 John Berge et al. DIGITAL ELEKTRONIK Laboration DE3 VHDL 1 Namn... Personnummer... Epost-adress... Datum för inlämning... Introduktion Syftet med denna
Läs merDesign av mindre digitala system. Föreläsning Digitalteknik, TSEA52 Mattias Krysander Institutionen för systemteknik
Design av mindre digitala system Föreläsning Digitalteknik, TSEA52 Mattias Krysander Institutionen för systemteknik 2 Dagens föreläsning Kursinformation för HT2. Digitaltekniska byggblock Introduktion
Läs merTentamen i Digitala system - EITA15 15hp varav denna tentamen 4,5hp
Tentamen i Digitala system - EITA15 15hp varav denna tentamen 4,5hp Institutionen för elektro- och informationsteknik Campus Helsingborg, LTH 2018-01-09 8.00-13.00 (förlängd 14.00) Uppgifterna i tentamen
Läs merDigitala elektroniksystem
Digitala elektroniksystem Professor Per Larsson-Edefors perla@chalmers.se Digital- och datorteknik, 081126, Per Larsson-Edefors Sida 1 Konstruktionsalternativ Kretskort med diskreta standardkomponenter
Läs merLABORATIONSINSTRUKTION LABORATION. Räknare och skiftregister med sekvensiell VHDL. LAB NR Ver KURS. Digitalteknik INNEHÅLL. 1.
Högskolan Dalarna Elektroteknik LABORATION LABORATIONSINSTRUKTION Räknare och skiftregister med sekvensiell VHDL KURS Digitalteknik LAB NR Ver09 INNEHÅLL. Strukturell VHDL. Sekvensiell VHDL 3. Strukturell
Läs merIE1205 Digital Design: F11: Programmerbar Logik, VHDL för Sekvensnät
IE1205 Digital Design: F11: Programmerbar Logik, VHDL för Sekvensnät Programmable Logic Devices Under 1970-talet introducerades programmerbara logiska kretsar som betecknas programmable logic device (PLD)
Läs merTentamen i Digitala system - EDI610 15hp varav denna tentamen 4,5hp
Tentamen i Digitala system - EDI610 15hp varav denna tentamen 4,5hp Institutionen för elektro- och informationsteknik Campus Helsingborg, LTH 2016-12-22 8.00-13.00 Uppgifterna i tentamen ger totalt 60
Läs merLAB VHDL-programmering
LAB VHDL-programmering Med ett breakoutboard kan man använda kopplingsdäck till komponenter som egentligen är avsedda för ytmontering på kretskort. Man kan enkelt prova olika kopplingar. På så sätt använder
Läs merIE1205 Digital Design: F9: Synkrona tillståndsautomater
IE25 Digital Design: F9: Synkrona tillståndsautomater Moore och Mealy automater F8 introducerade vippor och vi konstruerade räknare, skift-register etc. F9-F skall vi titta på hur generella tillståndsmaskiner
Läs merÖversikt, kursinnehåll
Översikt, kursinnehåll Specifikation av digitala funktioner och system Digitala byggelement Kombinatoriska system Digital Aritmetik Synkrona system och tillståndsmaskiner Asynkrona system och tillståndsmaskiner
Läs merDigitalteknik syntes. Digitalteknik syntes Arne Linde 2012
1 Digitalteknik syntes 2012 2 Introduktion Terminsregistrera er - snarast Boka labb tider PingPong (Öppnar 00:01) (Individuella labb tider) Köpa kursmaterial - Cremona 3 Upplägg LV 1 Introduktion, digitalteknik,
Läs merDigitala projekt Elektro- och informationsteknik
Digitala projekt Elektro- och informationsteknik Digitala projekt (I) VT1 huvudsakligen teori och VT2 konstruktionsarbete i projektlabb 10 hp motsvarar ca 7 veckor heltid! Godkännande; U, G Gruppstorlek;
Läs merTentamen i IE1204/5 Digital Design Torsdag 29/
Tentamen i IE1204/5 Digital Design Torsdag 29/10 2015 9.00-13.00 Allmän information ( TCOMK, Ask for an english version of this exam if needed ) Examinator: Ingo Sander. Ansvarig lärare: William Sandqvist
Läs merLABORATION TSEA22 DIGITALTEKNIK D TSEA51 DIGITALTEKNIK Y. Konstruktion av sekvenskretsar med CPLD. Version: 2.2
2016 LABORATION TSEA22 DIGITALTEKNIK D TSEA51 DIGITALTEKNIK Y Konstruktion av sekvenskretsar med CPLD Version: 2.2 2014 (OVA, MK) 2015 (OVA, MK) 2016 (OVA, MK) Olov Andersson 1(11) 1. Inledning Syftet
Läs merSekvensnät i VHDL del 2
Laboration 6 i digitala system ht-16 Sekvensnät i VHDL del 2 Realisering av Mealy och Moore i VHDL............................. Namn............................. Godkänd (datum/sign.) 2 Laborationens syfte
Läs merOmtentamen IE Digital Design Måndag 14/
Omtentamen IE204-5 Digital Design Måndag 4/3 206 4.00-8.00 Allmän information ( TCOMK, Ask for an english version of this exam if needed ) Examinator: Ingo Sander. Ansvarig lärare: Kista, William Sandqvist
Läs merStruktur: Elektroteknik A. Digitalteknik 3p, vt 01. F1: Introduktion. Motivation och målsättning för kurserna i digital elektronik
Digitalteknik 3p, vt 01 Struktur: Elektroteknik A Kurslitteratur: "A First Course in Digital Systems Design - An Integrated Approach" Antal föreläsningar: 11 (2h) Antal laborationer: 4 (4h) Examinationsform:
Läs merIE1205 Digital Design: F8: Minneselement: Latchar och Vippor. Räknare
IE1205 Digital Design: F8: Minneselement: Latchar och Vippor. Räknare IE1205 Digital Design F1 F3 F2 F4 Ö1 Booles algebra, Grindar MOS-teknologi, minimering F5 F6 Ö2 Aritmetik Ö3 KK1 LAB1 Kombinatoriska
Läs merIE1205 Digital Design: F7 : Kombinatorik
IE25 Digital Design: F7 : Kombinatorik PLD (te. PAL) Programmable Logic Device (Programmable Array Logic) Typiskt 8 st logikelement Teknik: AND-OR array CPLD (te. MAX) Comple Programmable Logic Device
Läs merVHDL3. Angående buffer
VHDL3 Repetition buffer, record, loop kombinaoriska processer Varning latchar, hasard uprogcpu VHDL-kod för mikromaskin med hämtfas Minnen i FGPA Distributed RAM (LUT) Block-RAM 3-portars registerfil pipecpu
Läs merTenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2010-06-01 Skrivtid 9.00-14.00 (5 timmar) Maximalt resultat 50 poäng Godkänt resultat 25 poäng inkl bonus Jourhavande lärare Per Lindgren Tel 070 376
Läs merExempel på ett litet Ada-program
Exempel på ett litet Ada-program -- En kommentar som beskriver något. with Ada.Text_IO; procedure Mini is -- Deklarationer. K : constant Integer := 5; X, Y : Integer; -- Körbar kod. Ada.Text_IO.Put( Utskrift
Läs merTentamen. TSEA22 Digitalteknik 5 juni, 2015, kl
Tentamen TSEA22 Digitalteknik 5 juni, 2015, kl. 08.00-12.00 Tillåtna hjälpmedel: Inga. Ansvarig lärare: Mattias Krysander Visning av skrivningen sker mellan 10.00-10.30 den 22 juni på Datorteknik. Totalt
Läs merGenerering av analoga signaler från XSV300
Generering av analoga signaler från XSV300 Examensarbete utfört i elektroniksystem av David Kronqvist och Fredrick Carlsson LiTH-ISY-EX-ET-0224-2003 Linköping 2003 Generering av analoga signaler från XSV300
Läs merEtt minneselements egenskaper. F10: Minneselement. Latch. SR-latch. Innehåll:
F: Minneselement Innehåll: - Latchar - Flip-Flops - egister - Läs- och skrivminne (andom-access Memory AM) - Läsminne (ead Only Memory OM) Ett minneselements egenskaper Generellt sett så kan följande operationer
Läs merOmtentamen med lösningar i IE1204/5 Digital Design Fredag 10/
Omtentamen med lösningar i IE24/5 Digital Design Fredag /4 25 8.-2. Allmän information Examinator: Ingo Sander. Ansvarig lärare: William Sandvist, tel 8-794487 / Fredrik Jonsson Tentamensuppgifterna behöver
Läs merTentamen Grundläggande programmering
Akademin för Innovation Design och Teknik Tentamen Grundläggande programmering Kurskod: DVA103 Datum 2012-06-11 Tid 14.10 16.30 Examinator: Lars Asplund Maxpoäng: 48 Betygsgränser: Betyg 3: 20 Betyg 4:
Läs merTentamen i Digitalteknik, EITF65
Elektro- och informationsteknik Tentamen i Digitalteknik, EITF65 3 januari 2018, kl. 14-19 Skriv anonymkod och identifierare, eller personnummer, på alla papper. Börja en ny uppgift på ett nytt papper.
Läs merTentamen i IE Digital Design Fredag 21/
Tentamen i IE204-5 Digital Design Fredag 2/0 206 09.00-3.00 Allmän information (TCOMK, Ask for an english version of this exam if needed) Examinator: Ingo Sander. Ansvarig lärare: Kista, William Sandqvist
Läs merTentamen med lösningar för IE1204/5 Digital Design Torsdag 15/
Tentamen med lösningar för IE4/5 Digital Design Torsdag 5/ 5 9.-. Allmän information Eaminator: Ingo Sander. Ansvarig lärare: Kista, William Sandqvist, tel 8-79 44 87. KTH Valhallavägen, Fredrik Jonsson,
Läs merDigital Design IE1204
Digital Design IE1204 Kursomgång för IT, (ME), och IT-Kandidat, Kista. F11 Programmerbar logik VHDL för sekvensnät william@kth.se IE1204 Digital Design F1 F3 F2 F4 Ö1 Booles algebra, Grindar MOS-teknologi,
Läs merTentamen i Digitalteknik 5p
Dan Weinehall Håkan Joëlson 007-0-09 ELEA5 Tentamen i Digitalteknik 5p Datum: 007-0-09 Tid: 09:00-5:00 Sal: Hjälpmedel: VHDL-kompendierna: Grunderna i VHDL, Strukturell VHDL och testbädd Labinstruktioner
Läs merQuine McCluskys algoritm
Quine McCluskys algoritm Tabellmetod för att systematiskt finna alla primimplikatorer ƒ(a,b,c,d) = m(4,5,6,8,9,0,3) + d(0,7,5) Moment : Finn alla primimplikatorer Steg: Fyll i alla mintermer i kolumn.
Läs merSEKVENSKRETSAR. Innehåll
SEKVENSKRETSAR Innehåll Synkrona sekvenskretsar Tillståndsdiagram / tillståndstabell Definition av Moore- och Mealy-maskiner Tillståndskodning Syntes av sekventiell logik Räknare SEKVENSKRETSAR EXEMPEL
Läs merTenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2012-12-17 Skrivtid 9.00-14.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng Jourhavande lärare Per Lindgren Tel 070 376 8150 Tillåtna hjälpmedel
Läs merLABORATION DATORKONSTRUKTION TSEA83 UART. Namn och personnummer. Version: 1.0 2013 (OS)
LABORATION DATORKONSTRUKTION TSEA83 UART Version: 1.0 2013 (OS) Namn och personnummer Godkänd 1 blank sida 2 Innehåll 1 Inledning 5 1.1 Syfte................................. 5 1.2 Förberedelser............................
Läs merIE1204/IE1205 Digital Design
TENTAMEN IE1204/IE1205 Digital Design 2012-12-13, 09.00-13.00 Inga hjälpmedel är tillåtna! Hjälpmedel Tentamen består av tre delar med sammanlagd tolv uppgifter, och totalt 30 poäng. Del A1 (Analys) innehåller
Läs merTentamen IE Digital Design Måndag 23/
Tentamen IE104-5 Digital Design Måndag 3/10 017 14.00-18.00 Allmän information ( TCOMK, Ask for an english version of this exam if needed ) Examinator: Ingo Sander. Ansvarig lärare: Kista, William Sandqvist
Läs merDigital Design IE1204
Digital Design IE1204 F9 Tillståndsautomater del1 william@kth.se IE1204 Digital Design F1 F3 F2 F4 Ö1 Booles algebra, Grindar MOS-teknologi, minimering F5 F6 Ö2 Aritmetik Ö3 KK1 LAB1 Kombinatoriska kretsar
Läs merLABORATION TSEA22 DIGITALTEKNIK D
2015 LABORATION TSEA22 DIGITALTEKNIK D Konstruktion av mindre digitala system med CPLD Version: 1.5 2015 (OVA, MK) Olov Andersson 1(12) 1. Inledning Syftet med laborationen är dels att öva på konstruktion
Läs merTentamen i Grundläggande ellära och digitalteknik ETA 013 för D
Lars-Erik Cederlöf Per Liljas Tentamen i Grundläggande ellära och digitalteknik ETA 013 för D1 2001-05-28 Tentamen omfattar 40 poäng, 2 poäng för varje uppgift. 20 poäng ger godkänd tentamen. Tillåtet
Läs merKompilering och exekvering. Föreläsning 1 Objektorienterad programmering DD1332. En kompilerbar och körbar java-kod. Kompilering och exekvering
Föreläsning 1 Objektorienterad programmering DD1332 Introduktion till Java Kompilering, exekvering, variabler, styrstrukturer Kompilering och exekvering Ett program måste översättas till datorns språk
Läs merKlassdeklaration. Metoddeklaration. Parameteröverföring
Syntax: Class Declaration Modifier Class Body Basic Class Member Klassdeklaration class Class Member Field Declaration Constructor Declaration Method Declaration Identifier Class Associations Motsvarar
Läs merPLD (tex. PAL) Typiskt 8 st logikelement Teknik: AND-OR array. William Sandqvist
PLD (tex. PAL) Typiskt 8 st logikelement Teknik: AND-OR array CPLD (tex. MAX) Typiskt 64 Macroceller Teknik: AND-OR array ( större MAX har MUX-tree teknik ) Grindar med många ingångar? VA CMOS NAND VDD
Läs mer