Tenta i Digitalteknik

Transkript

1 Tenta i Digitalteknik Kurskod D0011E Tentamensdatum Skrivtid Maximalt resultat 50 poäng Godkänt resultat 25 poäng Jourhavande lärare Per Lindgren Tel Tillåtna hjälpmedel Pennor, sudd, kaffe och joltcola. Lycka till!

2 1 Aritmetik 10p. A 5p) Fyll i tabellen nedan, vi använder 4-bitars operander och 4-bitars resultat. För subtraktion använder vi två-komplement metoden. Status koderna är; C = Carry, V = Overflow. Operation A B Result binary Result hex Result decimal unsigned Result Decimal signed C V A+B A-B A << B 2p) Vi antar 4 bitars operander och 8 bitars resultat. - Visa hur du beräknar resultatet för 1011* Vad är motsvarande operander och resultat decimal unsigned. C 3p) Vi antar 4 bitars operander och 8 bitars resultat. - Visa hur du beräknar resultatet för 1011* Vad är motsvarande operander och resultat decimal signed.

3 2 Kombinatorik och logikminimering, Karnaugh 10p. Antag att kostnaden för varje komponent är proportionell mot antalet ingångar, dvs en OR med två ingångar har kostnaden 2. a)2p. Ange funktionen f(x3,x2,x1,x0) från Karnaughdiagrammet nedan som disjunktiv, alltså Sum Of Products (SOP), samt konjunktiv, alltså Product of Sums (POS ) form. OBS ingen minimering. b)1p. Rita motsvarande två nivå grindnät för SOP formen, mha OR och AND grindar med möjliga interterare på ingångarna. c)1p. Vilken är kostnaden för grindnätet 2b) d)2p. Miminera mha Karnaugh diagram funktionen från 2a i SOP form. Ange den resulterande SOP formen. e)1p. Vilken är grindnätskostnaden för den minimerade SOP formen. x3x2\x 1x f)1p. Antag funktionen f(x3, x2, x1, x0) enligt Karnaugh diagramet nedan. indikerar don t care. Minimera funktionen (som SOP) givet att vi sätter alla don t cares till 0. Vilken blir grindnätskostnaden för den minimerade SOP formen? g)2p. Antag funktionen f(x3, x2, x1, x0) enligt Karnaugh diagramet. indikerar Don t care. Minimera funktionen (som SOP) givet att vi kan sätta don t cares till 0 eller 1 för att minimera funktionen. Vilken blir grindnätskostnaden för den minimerade SOP formen? x3x2\x 1x

4 3 Sekvenskretsar 5p. a) 1p Rita tillståndsgrafen för en Mooreautomat som kan detektera delvis överlappande sekvenser,1,0,1 (senaste signalen i sekvensen längst till höger) b) 2p Ställ upp en tillståndstabell för (3a) med tillståndskodningen binär och en med gray kod. c) 2p Sätt upp tillståndstabell och rita tillståndsdiagram för följande krets. 4 Komponentlära, CMOS, Minne, FPGA, etc. 5p. 1p för rätt svar, -0.5 p för fel svar. Du kan inte få mindre än 0p totalt på uppg 4. a) Med ett ROM minne kan du a. Endast göra läsningar (skrivningar ändrar inte innehållet i minnet) b. Göra läsningar och skrivningar (skrivningar ändrar innehållet i minnet) c. Endast göra skrivningar (läsningar ger alltid värdet 0) b) Med ett RAM minne kan du a. Göra läsningar och skrivningar (skrivningar ändrar innehållet i minnet) b. Endast göra skrivningar (läsningar ger alltid värdet 0) c. Endast göra läsningar (skrivningar ändrar inte innehållet i minnet) c) Tabellen ovan beskriver en a. En D-Latch b. En D-Vippa c. Inget av ovanstående.

5 d) Bilden ovan beskriver ett transistornät där a. Y = (A )+(B ) b. Y= A*B c. Inget av ovanstående. e) Bilden ovan beskriver en cell i en Look-Up Table FGPA, där a. f = x 1 xor x 2 b. f = x 1 and x 2 c. Inget av ovanstående

6 5 Kretsanalys an sekvensmaskiner 10p. 5p. Du har tillgång till D-FF som är flanktriggad och har en setup-time tid på 1 ns (som signalen måste vara stabil innan triggning), och en fördröjning på 1 nanosekunder (från klocka till utgång). Varje grind (AND/OR/NOT) har en output-delay fördröjning på 2ns. Externa ingångar kan anses ha en output-delay på 0 nanosekunder. a) b) c)

7 a) 1p Indikera i bild a) ovan hur du med hjälp av topologisk sortering kan avgöra om kretsen innehåller kombinatoriska loopar. (Använd gärna färger, och skriv vid sidan av vad du gjort). b) 2p Indikera i bild b) ovan, hur du med hjälp av topologisk sortering kan avgöra den den kritiska vägen i kretsen (den tidsmässigt längsta tid som signalen behöver från en klockpuls till nästa). I detta skall setup-time och output-delay ingå. c) 2p Antag att nuvarande värde på Q0 och Q1 = 0. Indikera i c) hur du med hjälp av topologisk sortering kan simulera fram värden för nästa tillstånd. d) 5p - 1p Tag fram tillståndstabell utifrån designen. - 2p Koda om tillståndstabellen till gray kod. (Ny tillståndstabell) - 1p Minimera logiken (tips, nu skall du klara dig med en grind och två vippor). - 1p Beräkna kritisk väg

8 6 VHDL 10p a) 2p. Implementera i VHDL en komponent för en fulladderare, med A, B och Cin (carry in) som ingångar, R (result) och Cout (carry out) som utgångar. b) 2p. Implementera i VHDL en 3 bits adderare mha fulladeraren c) 3p. Implementera i VHDL en ADD/SUB enhet baserad på din 3 bits adderare, enheten skall ha en två operander A,B, ett resultat R, alla skall vara 3 bitar. Du skall ha en ingång SUB (SUB=1 ger subtraktion, dvs R=A+(-B). Du skall ha två utgångar C (carry),v (overflow),z (R==zero, dvs 1 om resultatet R är 0). d) 3p. Skissa arkitekturen för en 16 bits seriell adderare (A, B och R är 16 bitars register). A,B och är kan implementeras som skiftregister med parallell skrivning och seriell läsning, R kan implementeras som ett skiftregister med parallell läsning och seriell skrivning. R har dessutom en write enable ingång (aktivt låg). Din seriella adderare skall ha en aktivt låg ingång Reset (som ser till att Cin = 0 för den aktuella clockcykeln), samt startar den seriella additionen. Efter 16 cykler kommer resultatet att finnas i R och Cout indikera om den senast utförda additionen gav en carry. Din konstruktion skall ha en utgång som indikerar att beräkningen är färdig. För full poäng krävs endast att du presenterar en designskiss som visar hur komponenternas ut- och insignaler är sammankopplade (inte hur komponenterna är realiserade). Du får anta komponenter såsom skiftregister, räknare, multiplexers, vippor och grindar.