VHDL3. Angående buffer
|
|
|
- Birgitta Abrahamsson
- för 5 år sedan
- Visningar:
Transkript
1 VHDL3 Repetition buffer, record, loop kombinaoriska processer Varning latchar, hasard uprogcpu VHDL-kod för mikromaskin med hämtfas Minnen i FGPA Distributed RAM (LUT) Block-RAM 3-portars registerfil pipecpu VHDL-kod för pipeline-cpu med instruktionshämtning VGA-labben Kravspec + Designspec 1 Angående buffer library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.NUMERIC_STD.ALL; entity counter is port(clk, clear: in std_logic; q: buffer unsigned(3 downto 0)); end counter; clk clear architecture simple of counter is if clear= 0 then q <= 0000 ; elsif q=9 then q <= 0000 ; q <= q + 1; end simple; q >=1 =9? 2 1
2 Man skriva så här också: library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.NUMERIC_STD.ALL; entity counter is port(clk, clear: in std_logic; qout: out unsigned(3 downto 0)); end counter; architecture simple of counter is signal q: unsigned(3 downto 0); if clear= 0 then q <= 0000 ; elsif q=9 then q <= 0000 ; q <= q + 1; +1 clk q >=1 clear =9? qout <= q; end simple; 4 qout 3 record type controlword is record alu: unsigned(3 downto 0); tobus: unsigned(2 downto 0); halt: std_logic; end record; type styrminne is array(0 to 31) of controlword; signal styr1, styr2: controlword; signal mm: styrminne; -- styr1.halt <= 0 ; styr1.alu <= "1011"; styr1.tobus <= styr2.tobus; -- mm(3) <= ( 1011, 111, 0 ); 4 2
3 Lite överkurs - loop Vi har en buss x, med 32 ledningar. Vi vill bilda paritet mellan alla ledningarna. Loopen beskriver på ett kompakt sätt det kombinatoriska nätet! entity grr is port ( x : in UNSIGNED (31 downto 0); pout : out STD_LOGIC); end grr; x 32 architecture Behavioral of grr is -- kombinatoriskt nät process(x) variable p: std_logic := 0 ; for i in 31 downto 0 loop p := p xor x(i); end loop; if p= 1 then pout <= '1'; pout <= '0'; end Behavioral; x(30) x(29) x(28) =1 =1 =1... pout x(31) 5 Kombinatoriska proccesser Vi kan använda process för att göra kombinatorik + if- och case-saterna blir tillgängliga - varning för latchar! Exempel: d/l-nätet i ett sekvensnät x q d/l qplus u process(x,q) u <= 00 ; qplus <= idle; alla insignaler, ej clk Default-värden för alla utsignaler if rising_edge(clk) q <= qplus; -- sats för delta/lambda -- nu räcker det att beskriva -- när det inte ska va default end; 3
4 OBS! process(b) y <= 0 ; if b= 1 then y <= 1 ; betyder process(b) if b= 1 then y <= 1 ; y <= 0 ; Blir KN y <= b; Det lämpar sig inte alltid med en kombinatorisk process. 7 Ett varningsord : Oönskade latchar Vid select-sats och case-sats kräver VHDL att alla fall täcks! Det är inte nödvändigt vid if-sats och when-sats! Ibland är detta bra och ibland är det förskräckligt dåligt. För de fall som inte täcks bibehålls föregående utsignal. Ofullst. Sekvensnät (inuti klockad process) if count= 1 then q <= q+1; Kombinatorik? u <= y when s(1) = 1 x when s(0) = 1 ; Fullst. if count= 1 then q <= q+1; q <= q; u <= y when s(1) = 1 x when s(0) = 1 0 when others; 8 4
5 Ett varningsord : Oönskade latchar Latch = asynkront minneselement x y y u s u 1 x 0 x 2 y 0 y s(1) s(0) 9 Latch Oönskat (oklockat) minneselement pga kombinatorisk loop Ihopkoppling av Mealynät kan ge kombinatorisk loop! Använd hellre Moore-nät! x >=1 y x y x q d 1 D clk l 1 d 2 D q clk l 2 u 10 5
6 Synkronisering + enpulsning. Bra! a rp räknare x D D b & CE q clk sep: a<=x; b<=a; end process sep; -- till räknaren rp <= a and not b; clk x a b y q Def: Kortvariga värden på utgångarna från ett K-nät när någon insignal byter värde. Exempel: Hasard y=1 z=1 f x = 1->0 y=1 x = 1->0 z=1 1 & & a b 1 f x a x b f t 16 6
7 Hasard Om f kopplas till en asynkron ingång, så fungerar inte nätet (som det var tänkt)! D Studera övergången i ett KD, f = xz + x y x 0 1 y=1 z= CLR x = 1->0 f Hasarden kan elimineras 1) genom att lägga till termen yz, f = xz+x y+yz 2) Synkronisera f 3) Undvika asynkrona ingångar 17 Asynkron/synkron reset? process(clk,rst) if rst= 1 then q <= 0 ; els q <= q and x; if rst= 1 then q <= 0 ; q <= q and x; 18 7
8 uprogcpu ASR IR PM upc upcsig 010 um PCsig PC 011 uaddr upcsig PCsig FB TB 42 uprogcpu.vhd library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.NUMERIC_STD.ALL; -- CPU interface entity cpu is port( clk rst ); end cpu; : in std_logic; : in std_logic 43 8
9 architecture Behavioral of cpu is uprogcpu.vhd -- micro Memory type u_mem_t is array (0 to 15) of unsigned(15 downto 0); constant u_mem_c : u_mem_t := --ALU_TB_FB_PC_uPC_uAddr (b"00_011_100_0_0_000000", -- ASR:=PC b"00_010_001_1_1_000000", -- IR:=PM, PC:=PC+1, upc:=uaddr b"00_000_000_0_0_000000",... b"00_000_000_0_0_000000", b"00_000_000_0_0_000000"); signal u_mem : u_mem_t := u_mem_c; signal um : unsigned(15 downto 0); -- micro Memory output signal upc : unsigned(5 downto 0); -- micro Program Counter signal upcsig : std_logic; -- (0:uPC++, 1:uPC=uAddr) signal uaddr : unsigned(5 downto 0); -- micro Address signal TB : unsigned(2 downto 0); -- To Bus field signal FB : unsigned(2 downto 0); -- From Bus field program Memory type p_mem_t is array (0 to 15) of unsigned(15 downto 0); constant p_mem_c : p_mem_t := (x"0042", x"00a0", x"0000",... x"0000"); uprogcpu.vhd signal p_mem : p_mem_t := p_mem_c; signal PM : unsigned(15 downto 0); -- Program Memory output signal PC : unsigned(15 downto 0); -- Program Counter signal Pcsig : std_logic; -- 0:PC=PC, 1:PC++ signal ASR : unsigned(15 downto 0); -- Address Register signal IR : unsigned(15 downto 0); -- Instruction Register signal DATA_BUS : unsigned(15 downto 0); -- Data Bus 45 9
10 -- mpc : micro Program Counter if (rst = '1') then upc <= (others => '0'); elsif (upcsig = '1') then upc <= uaddr; upc <= upc + 1; uprogcpu.vhd -- PC : Program Counter if (rst = '1') then PC <= (others => '0'); elsif (FB = "011") then PC <= DATA_BUS; elsif (PCsig = '1') then PC <= PC + 1; -- IR : Instruction Register if (rst = '1') then IR <= (others => '0'); elsif (FB = "001") then IR <= DATA_BUS; -- ASR : Address Register if (rst = '1') then ASR <= (others => '0'); elsif (FB = "100") then ASR <= DATA_BUS; 46 uprogcpu.vhd um <= u_mem(to_integer(upc)); uaddr <= um(5 downto 0); upcsig <= um(6); PCsig <= um(7); FB <= um(10 downto 8); TB <= um(13 downto 11); PM <= p_mem(to_integer(asr)); DATA_BUS <= IR when (TB = "001") PM when (TB = "010") PC when (TB = "011") ASR when (TB = "100") (others => '0'); end Behavioral; 47 10
11 48 LIBRARY ieee; USE ieee.std_logic_1164.all; USE IEEE.NUMERIC_STD.ALL; uprogcpu_tb.vhd ENTITY cpu_tb IS END cpu_tb; ARCHITECTURE behavior OF cpu_tb IS -- Component Declaration for the Unit Under Test (UUT) COMPONENT cpu PORT( clk : IN std_logic; rst : IN std_logic ); END COMPONENT; --Inputs signal clk : std_logic := '0'; signal rst : std_logic := '0'; -- Clock period definitions constant clk_period : time := 1 us; 49 11
12 uprogcpu_tb.vhd BEGIN -- Instantiate the Unit Under Test (UUT) uut: cpu PORT MAP ( clk => clk, rst => rst ); -- Clock process definitions clk_process :process clk <= '0'; wait for clk_period/2; clk <= '1'; wait for clk_period/2; rst <= '1', '0' after 1.5 us; END; 50 Minnen i FPGA Distributed RAM (LUT) : passar till K1, K2, registerfil, programminne, mikrominne (ROM) Kombinatorisk läsning Klockad skrivning Block RAM: passar till bildminne, programminne,... Klockad läsning Klockad skrivning Man kan påverka vilken minnestyp det blir med sin VHDL-kod, men i båda fallen rekommenderas att syntesverktyget får avgöra 51 12
13 52 PM som block-ram architecture func of PM is type ram_t is array (0 to 255) of unsigned(7 downto 0); signal pm: ram_t; -- PM i OR-datorn if styr3 = 1 then dr <= pm(to_integer(adr)); elsif styr6= 1 then dr <= buss; if styr4 = 1 then pm(to_integer(adr)) <= dr; Synkron läsning Synkron skrivning 53 13
14 PM som LUT architecture func of PM is type ram_t is array (0 to 255) of std_logic_vector(7 downto 0); signal pm: ram_t; -- PM skrivning if write = 1 then pm(conv_integer(adr)) <= DATA_BUS; Synkron skrivning Kombinatorisk läsning -- PM läsning DATA_BUS <= pm(conv_integer(adr)) when TB= IR1 IR
15 56 RF.vhd LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.NUMERIC_STD.ALL; entity register_file is port(clk : in std_logic; r_a : in std_logic; -- read source register A signal r_b : in std_logic; -- read source register B signal addr_a : in unsigned(1 downto 0); -- source A address addr_b : in unsigned(1 downto 0); -- source B address w_d : in std_logic; -- write destination register signal addr_w : in unsigned(1 downto 0); -- destination address data_w : in unsigned(7 downto 0); -- destination data alu_a : out unsigned(7 downto 0); -- alu A data alu_b : out unsigned(7 downto 0) -- alu B data ) end register_file; 57 15
16 RF.vhd architecture behavioral of register_file is signal R0, R1, R2, R3 : unsigned(7 downto 0); -- registers signal data_a, data_b : unsigned(7 downto 0); if (w_d = '1') then case addr_w is when "00" => R0 <= data_w; when "01" => R1 <= data_w; when "10" => R2 <= data_w; when "11" => R3 <= data_w; end case; 58 RF.vhd data_a <= R0 when (addr_a = "00") R1 when (addr_a = "01") R2 when (addr_a = "10") R3; data_b <= R0 when (addr_b = "00") R1 when (addr_b = "01") R2 when (addr_b = "10") R3; alu_a <= data_w when ((addr_a = addr_w) and (w_d = '1') and (r_a = '1')) data_a; alu_b <= data_w when ((addr_b = addr_w) and (w_d = '1') and (r_b = '1')) data_b; end behavioral; 59 16
17 Klassisk 5- stegs pipeline IF: instruction fetch hämta instr och ny PC RR: register read läs reg/beräkna hopp NOP PC pmem +4 IR1 PC1 K + Inspirerad av OpenRISC regs EXE: execute kör ALU IR2 PC2 D2 B2 ALU A2 MEM: read/write dmem läs/skriv/ingenting IR3 Z3 dmem D3 SR WB: write back register skriv reg/ingenting IR4 Z4 D4 pipecpu.vhd library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.NUMERIC_STD.ALL; -- CPU interface entity pipecpu is port( clk : in std_logic; rst : in std_logic ); end pipecpu; 61 17
18 pipecpu.vhd architecture func of pipecpu is signal IR1 : unsigned(31 downto 0); alias IR1_op : unsigned(5 downto 0) is IR1(31 downto 26); alias IR1_d : unsigned(4 downto 0) is IR1(25 downto 21); alias IR1_a : unsigned(4 downto 0) is IR1(20 downto 16); alias IR1_b : unsigned(4 downto 0) is IR1(15 downto 11); alias IR1_c : unsigned(10 downto 0) is IR1(10 downto 0); signal IR2 : unsigned(31 downto 0); alias IR2_op :... alias... signal PC, PC1, PC2 : unsigned(10 downto 0); signal PMdata_out : unsigned(31 downto 0); signal pm_addr : unsigned(8 downto 0); constant inop : unsigned(5 downto 0) := "010101"; constant ij : unsigned(5 downto 0) := "000000"; constant ibf : unsigned(5 downto 0) := "000100"; 62 library IEEE; use IEEE.std_logic_1164.all; use IEEE.numeric_std.all; entity PM_comp is port( addr : in unsigned(8 downto 0); data_out : out unsigned(31 downto 0) ); end PM_comp; architecture func of PM_comp is type PM_t is array(0 to 511) of unsigned(31 downto 0); constant PM_c : PM_t := ( X" ", -- dummy X" ", -- dummy X FE", -- J 0 X"0C000000", -- dummy X" ", -- dummy others => (others => '0') ); signal PM : PM_t := PM_c; PM.vhd Deklareras i separat fil : PM.vhd data_out <= PM(to_integer(addr)); end architecture; 63 18
19 component PM_comp is port( addr : in unsigned(8 downto 0); data_out : out unsigned(31 downto 0) ); end component; pipecpu.vhd U1 : PM_comp port map( addr => pm_addr, data_out => PMdata_out ); 64 if (rst='1') then PC <= (others => '0 ); elsif (IR2_op = ij) then PC <= PC2; PC <= PC + 1; pipecpu.vhd if (rst='1') then PC2 <= (others => '0 ); PC2 <= PC1 + IR1_c; pm_addr <= PC(8 downto 0); if (rst='1') then PC1 <= (others => '0 ); PC1 <= PC; 65 19
20 if (rst='1') then IR1 <= (others => '0 ); IR1_op <= inop; elsif (IR2_op = ij) then IR1_op <= inop; IR1 <= PMdata_out(31 downto 0); pipecpu.vhd if (rst='1') then IR2 <= (others => '0 ); IR2_op <= inop; IR2 <= IR1; end architecture;
21 VGA-labben -Makefile -VHDL-filer -Nexys3.ucf Kravspec Designspec 68 21
Angående buffer. clk clear >=1 =9?
10.VHDL3 Repetition buffer, record, loop kombinaoriska processer Varning latchar, hasard CPU-embryo VHDL-kod för mikromaskin med hämtfas Minnen i FGPA Distributed RAM (LUT) Block-RAM 1 Angående buffer
VHDL2. Sekvensnätsexemplet
VHDL2 Moder portsatsen Datatyper Ett exempel, stegmotorstyrning Labben Hierarkisk konstruktion, instantiering Kombinatorisk process Record, loop Sekvensnätsexemplet 1(0) 1(0) 1(1) 00 0(0) 01 11 10 1(1)
VHDL2. Sekvensnätsexemplet
VHDL2 Moder portsatsen Datatyper Ett exempel, stegmotorstyrning Labben Hierarkisk konstruktion, instantiering Kombinatorisk process Record, loop Sekvensnätsexemplet 1(0) 1(0) 1(1) 00 0(0) 01 11 10 1(1)
DESIGN AV SEKVENTIELL LOGIK
DESIGN AV SEKVENTIELL LOGIK Innehåll Timing i synkrona nätverk Synkrona processer i VHDL VHDL-kod som introducerar vippor (flip-flops) och latchar Initiering av register Mealy- och Moore-maskiner i VHDL
Programmerbara kretsar och VHDL. Föreläsning 9 Digitalteknik Mattias Krysander Institutionen för systemteknik
Programmerbara kretsar och VHDL Föreläsning 9 Digitalteknik Mattias Krysander Institutionen för systemteknik Kursinformation VHDL-delen Lektion 7 : Datorlektion i VHDL+Xilinx [pdf] Lab 3 : Programmerbara
Programmerbara kretsar och VHDL. Föreläsning 9 Digitalteknik Mattias Krysander Institutionen för systemteknik
Programmerbara kretsar och VHDL Föreläsning 9 Digitalteknik Mattias Krysander Institutionen för systemteknik Kursinformation Lektion 7 : Datorlektion i Modelsim+VHDL Lab 3 : Programmerbara kretsar och
Programmerbara kretsar och VHDL 2. Föreläsning 10 Digitalteknik, TSEA22 Oscar Gustafsson Institutionen för systemteknik
Programmerbara kretsar och VHDL 2 Föreläsning 10 Digitalteknik, TSEA22 Oscar Gustafsson Institutionen för systemteknik 2 Dagens föreläsning Programmerbara kretsar igen Mer om processer Egna typer Använda
Konstruktion av digitala system - VHDL
Konstruktion av digitala system - VHDL Digitalteknik - Föreläsning 10 Mattias Krysander Institutionen för systemteknik Dagens föreläsning Programmerbara kretsar Kombinationskretsar i VHDL with-select-when,
Programmerbara kretsar och VHDL. Föreläsning 10 Digitalteknik, TSEA22 Mattias Krysander Institutionen för systemteknik
Programmerbara kretsar och VHDL Föreläsning 10 Digitalteknik, TSEA22 Mattias Krysander Institutionen för systemteknik 3 Dagens föreläsning Programmerbara kretsar Kombinationskretsar i VHDL with-select-when,
VHDL 1. Programmerbara kretsar
VHDL 1 Programmerbara kretsar CPLD FPGA VHDL Kombinatorik with-select-when when-else Sekvensnät process case if-then-else Programmerbara kretsar PLD = programmable logic device CPLD = complex PLD, i princip
Konstruktionsmetodik för sekvenskretsar. Föreläsning 7 Digitalteknik, TSEA22 Mattias Krysander Institutionen för systemteknik
Konstruktionsmetodik för sekvenskretsar Föreläsning 7 Digitalteknik, TSEA22 Mattias Krysander Institutionen för systemteknik 2 Dagens föreläsning Initiering av starttillstånd Programmerbar logik Syntesflödet
Konstruktionsmetodik för sekvenskretsar
Konstruktionsmetodik för sekvenskretsar Digitalteknik Föreläsning 7 Mattias Krysander Institutionen för systemteknik Dagens föreläsning Inför laboration 2 Synkronisering av insignaler Asynkrona ingångar
Programmerbara kretsar och VHDL 1. Föreläsning 9 Digitalteknik, TSEA22 Oscar Gustafsson, Mattias Krysander Institutionen för systemteknik
Programmerbara kretsar och VHDL 1 Föreläsning 9 Digitalteknik, TSEA22 Oscar Gustafsson, Mattias Krysander Institutionen för systemteknik 3 Dagens föreläsning Programmerbara kretsar Kombinationskretsar
VHDL och laborationer i digitalteknik
V:1.1 VHDL och laborationer i digitalteknik Vid laborationskursen i digitalteknik används VHDL till alla laborationerna utom den första. VHDL är ett stort språk och enbart en liten del av språket behövs
D2 och E3. EDA321 Digitalteknik-syntes. Fredag den 13 januari 2012, fm i M-salarna
EDA321 Digitalteknik-syntes D2 och E3 GU DIT795 Tentamen (EDA321-0205) Fredag den 13 januari 2012, fm i M-salarna Examinator Arne Linde, tel. 772 1683 Tillåtna hjälpmedel Inga hjälpmedel tillåtna. Detta
Hjälpmedel: Appendix A. VHDL-syntax. (bifogas detta prov) Appendix B.2. IEEE-package (bifogas detta prov)
7HQWDPHQL.XQGDQSDVVDGHNUHWVDUI U(P Datum: 991012 Tid: 8.00-13.00 Lokal: E138 Hjälpmedel: Appendix A. VHDL-syntax. (bifogas detta prov) Appendix B.2. IEEE-package (bifogas detta prov) Vid eventuella frågor
Design av mindre digitala system. Föreläsning Digitalteknik, TSEA52 Mattias Krysander Institutionen för systemteknik
Design av mindre digitala system Föreläsning Digitalteknik, TSEA52 Mattias Krysander Institutionen för systemteknik 2 Dagens föreläsning Kursinformation för HT2. Digitaltekniska byggblock Introduktion
std_logic & std_logic_vector
VHDL VHDL - Very high speed integrated circuit Hardware Description Language VHDL är ett komplext språk, avsett för att beskriva digitala system på olika abstraktionsnivåer (beteende- och strukturmässigt).
4. Pipelining. 4. Pipelining
4. Pipelining 4. Pipelining Det finns en pipelinad biltvätt i Linköping spoltvätttork spoltvätt tork spolning tvätt tork De tre momenten tar lika lång tid Alla bilar går igenom samma program Väntetid 1/3
Digital elektronik CL0090
Digital elektronik CL9 Föreläsning 5 27-2-2 8.5 2. Naxos Demonstration av uartus programvara. Genomgång av uartus flödesschema. Detta dokument finns på kurshemsidan. http://www.idt.mdh.se/kurser/cl9/ VHDL-kod
Tentamen i Digitala system - EDI610 15hp varav denna tentamen 4,5hp
Tentamen i Digitala system - EDI610 15hp varav denna tentamen 4,5hp Institutionen för elektro- och informationsteknik Campus Helsingborg, LTH 2016-12-22 8.00-13.00 Uppgifterna i tentamen ger totalt 60
VHDL testbänk. Mall-programmets funktion. Låset öppnas när tangenten 1 trycks ned och sedan släpps. William Sandqvist
VHDL testbänk Mall-programmets funktion Låset öppnas när tangenten 1 trycks ned och sedan släpps. Keypad och Statecounter Bra val av datatyper gör koden självförklarande! K: in std_logic_vector(1 to 3);
Digitala System: Datorteknik ERIK LARSSON
Digitala System: Datorteknik ERIK LARSSON Dator Primärminne Instruktioner och data Data/instruktioner Kontroll Central processing unit (CPU) Fetch instruction Execute instruction Programexekvering (1)
Simulering med ModelSim En kort introduktion
Linköpings universitet Institutionen för systemteknik Laborationer i digitalteknik Datorteknik 2018 Simulering med ModelSim En kort introduktion TSEA22 Digitalteknik D TSEA51 Digitalteknik Y TSEA52 Digitalteknik
KALKYLATOR LABORATION4. Laborationens syfte
LABORATION4 KALKYLATOR Laborationens syfte I denna laboration ska en enkel kalkylator konstrueras med hjälp av VHDL och utvecklingsverktyget Vivado från Xilinx. Hårdvaran realiseras på det redan bekanta
GRUNDER I VHDL. Innehåll. Komponentmodell Kodmodell Entity Architecture Identifierare och objekt Operationer för jämförelse
GRUNDER I VHDL Innehåll Komponentmodell Kodmodell Entity Architecture Identifierare och objekt Operationer för jämförelse KOMPONENTMODELL Modell för att beskriva komponenter Externt interface Intern funktion
Digitalteknik, fortsättningskurs Föreläsning VHDL Very High Speed Integrated Circuit Hardware Description Language
1 Digitalteknik, fortsättningskurs Föreläsning 2-2012 VHDL Very High Speed Integrated Circuit Hardware Description Language VHDL = VHSIC Hardware Description Language VHSIC = Very High Speed Integrated
Tenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2009-06-04 Skrivtid 9.00-13.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng inkl bonus Jourhavande lärare Per Lindgren Tel 070 376 8150 Tillåtna
Tentamen i IE1204/5 Digital Design onsdagen den 5/
Tentamen i IE1204/5 Digital Design onsdagen den 5/6 2013 9.00-13.00 Tentamensfrågor med lösningsförslag Allmän information Examinator: Ingo Sander. Ansvarig lärare: William Sandqvist, tel 08-790 4487 (Kista
PARALLELL OCH SEKVENTIELL DATABEHANDLING. Innehåll
PARALLELL OCH SEKVENTIELL DATABEHANDLING Innehåll Parallellism i VHDL Delta delays och Simuleringstid VHDLs simuleringscykel Aktivering av Processer Parallella och sekventiella uttryck 1 Controller PARALLELLISM
Tentamen i IE1204/5 Digital Design onsdagen den 5/
Tentamen i IE1204/5 Digital Design onsdagen den 5/6 2013 9.00-13.00 Allmän information Exaator: Ingo Sander. Ansvarig lärare: William Sandqvist, tel 08-790 4487 (Kista IE1204) Tentamensuppgifterna behöver
Sekvensnät. William Sandqvist
Sekvensnät Om en och samma insignal kan ge upphov till olika utsignal, är logiknätet ett sekvensnät. Det måste då ha ett inre minne som gör att utsignalen påverkas av både nuvarande och föregående insignaler!
Vad bör göras? Steg 1. RISC => pipelining. Parallellism. Pipelining. Nya LDA 13. RISC(reduced instruction set computer) Öka klockfrekvensen
Föreläsning 11 OR-datorn är för långsam! Alternativa arkitekturer kritik av OR-datorn RISC => pipelining LDA 13 (exempelvis) Hämta : 3CP 2 1 CP Absolut,1: 3 CP EXE: 4 CP Summa: 11 CP mem ADR XR SP DR TR
IE1205 Digital Design: F8: Minneselement: Latchar och Vippor. Räknare
IE1205 Digital Design: F8: Minneselement: Latchar och Vippor. Räknare Sekvensiella System a(t) f(a(t)) Ett sekvensiellt system har ett inbyggt minne - utsignalen beror därför BÅDE av insignalens NUVARANDE
Datorkonstruktion. Datorkonstruktion 2018, 8hp
Datorkonstruktion 1 Datorkonstruktion 2018, 8hp Anders Nilsson Anders.P.Nilsson@liu.se Mål: Ni ska i grupper om 3 teknologer konstruera en inbyggd dator. VGA-skärm FPGA-kort 1 Datorkonstruktion 2018, 8hp
6. Minnen. Associativt minne
6. Minnen Repetition cache-minnen, BPT Minnen allmänt ROM, RAM, DRAM, SDRAM, DDR MMU - Memory management Minnen NEXYS3 Block RAM, distributed RAM, DDR3 Associativt minne A= adress till PM/CM CL = cachelinens
LABORATION TSEA22 DIGITALTEKNIK D TSEA51 DIGITALTEKNIK Y. Konstruktion av sekvenskretsar med CPLD. Version: 2.2
2016 LABORATION TSEA22 DIGITALTEKNIK D TSEA51 DIGITALTEKNIK Y Konstruktion av sekvenskretsar med CPLD Version: 2.2 2014 (OVA, MK) 2015 (OVA, MK) 2016 (OVA, MK) Olov Andersson 1(11) 1. Inledning Syftet
Digital- och datorteknik, , Per Larsson-Edefors Sida 1
Digitala it elektroniksystem t Professor Per Larsson-Edefors perla@chalmers.se Digital- och datorteknik, 101122, Per Larsson-Edefors Sida 1 Introduktion Konstruktionsalternativ Kretskort med diskreta standardkomponenter.
Föreläsningsanteckningar 4. Pipelining
Föreläsningsanteckningar 4. Pipelining Olle Seger 2012, olles@isy.liu.se 21 januari 2013 1 Inledning Denna föreläsning handlar om pipelining, som är den helt dominerande processorarkitekturen i dag. Man
Digitalteknik syntes Arne Linde 2012
Digitalteknik, fortsättningskurs Föreläsning 3 Kombinatoriska nät 202 VHDL repetition + Strukturell VHDL Lite repetition + Karnaughdiagram(4-6var), flera utgångar + Quine-McCluskey + intro tid 2 Entity
Associativt minne ... A= adress till PM/CM CL = cachelinens storlek CM = cacheminnets storlek. Tag = A/CL = A/2 4 = A(31:4) Adress. K tag.
6. Minnen Repetition cache-minnen, BPT Minnen allmänt ROM, RAM, DRAM, SDRAM, DDR MMU - Memory management Minnen NEXYS3 Block RAM, distributed RAM, DDR3 Tidplan, bilda projektgrupper Associativt minne Tag
-c wc. Pre- Next state Out- Vi ser att tillstånden är redan sorterade i grupper med olika utsignaler,
9.17 Vi översätter beskrivningen till ett flödesdiagram, Figur E9.17a -c -c z=1 E A z=1 E A z=0 z=0 z=0 D z=0 D Figur E9.17a Flödesdiagram B z=0 B z=0 C z=0 C z=0 som vi i sin tur översätter till en flödestabell,
Laboration D159. Sekvensnät beskrivna med VHDL och realiserade med PLD. Namn: Datum: Epostadr: Kurs:
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Lars Wållberg/Håkan Joëlson 2001-03-01 v 1.5 ELEKTRONIK Digitalteknik Laboration D159 Sekvensnät beskrivna med VHDL och realiserade med PLD
Strukturell VHDL. Grundläggande kunskaper om. och TESTBÄDD. UMEÅ UNIVERSITET Tillämpad fysik och elektronik Lars Wållberg ver 1.
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Lars Wållberg 2005-01-01 ver 1.0 Grundläggande kunskaper om Strukturell VHDL och TESTBÄDD Innehållsförteckning. sid Strukturbeskrivning 2 Digitalkonstruktionen
Programmerbar logik (PLD) Programmeringsspråket VHDL Kombinatoriska funktioner i VHDL för PLD Sekvensfunktioner i VHDL för PLD
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Håkan Joëlson 2003-09-15 v 2.1 DIGITALTEKNIK Laboration D163 Programmerbar logik (PLD) Programmeringsspråket VHDL Kombinatoriska funktioner
DIGITALTEKNIK. Laboration D172
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Håkan Joëlson 2006-02-24 v 1.2 DIGITALTEKNIK Laboration D172 Programmerbar logik (PLD) Programmeringsspråket VHDL Kombinatoriska funktioner
Digitala projekt Elektro- och informationsteknik
Digitala projekt Elektro- och informationsteknik Digitala projekt (I) VT1 huvudsakligen teori och VT2 konstruktionsarbete i projektlabb 10 hp motsvarar ca 7 veckor heltid! Godkännande; U, G Gruppstorlek;
Tenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2010-06-01 Skrivtid 9.00-14.00 (5 timmar) Maximalt resultat 50 poäng Godkänt resultat 25 poäng inkl bonus Jourhavande lärare Per Lindgren Tel 070 376
Tentamen i IE1204/5 Digital Design måndagen den 15/
Tentamen i IE1204/5 Digital Design måndagen den 15/10 2012 9.00-13.00 Allmän information Examinator: Ingo Sander. Ansvarig lärare: William Sandqvist, tel 08-790 4487 (Kista IE1204), Tentamensuppgifterna
Digital Konstruktion TSEA43. Ingemar Ragnemalm 2001, Olle Seger 2003-,
Digital Konstruktion TSEA43 Ingemar Ragnemalm 2001, Olle Seger 2003-, olles@isy.liu.se 17 mars 2010 Innehåll 1 Introduktion till VHDL 4 1.1 Inledning.............................. 4 1.2 Programmerbara
FÖRELÄSNING 8 INTRODUKTION TILL DESIGN AV DIGITALA ELEKTRONIKSYSTEM
FÖRELÄSNING 8 INTRODUKTION TILL DESIGN AV DIGITALA ELEKTRONIKSYSTEM Innehåll Designflöde Översikt av integrerade kretsar Motivation Hardware Description Language CAD-verktyg 1 DESIGNFLÖDE FÖR DIGITALA
IE1205 Digital Design: F11: Programmerbar Logik, VHDL för Sekvensnät
IE1205 Digital Design: F11: Programmerbar Logik, VHDL för Sekvensnät Programmable Logic Devices Under 1970-talet introducerades programmerbara logiska kretsar som betecknas programmable logic device (PLD)
Programmerbar logik och VHDL. Föreläsning 4
Programmerbar logik och VHDL Föreläsning 4 Förra gången Strukturell VHDL Simulering med ISim Strukturell VHDL Simulering test_bench specificerar stimuli Simulatorn övervakar alla signaler, virtuell logik-analysator
LABORATION DATORTEKNIK D. Pipelining. Namn och personnummer. Version: (OS,OVA,AN)
LABORATION DATORTEKNIK D Pipelining Version: 1.4 2016 (OS,OVA,AN) Namn och personnummer Godkänd 1 blank sida 2 Innehåll 1 Inledning 5 1.1 Syfte................................. 5 1.2 Förberedelser............................
Omtentamen IE Digital Design Måndag 14/
Omtentamen IE204-5 Digital Design Måndag 4/3 206 4.00-8.00 Allmän information ( TCOMK, Ask for an english version of this exam if needed ) Examinator: Ingo Sander. Ansvarig lärare: Kista, William Sandqvist
Chalmers ekniska Högskola Institutionen för Data- och Informationsteknik. EDA 321 Digitalteknik syntes Laboration 2 - VHDL
Chalmers ekniska Högskola Institutionen för Data- och Informationsteknik EDA 321 Digitalteknik syntes 2011-2012 Laboration 2 - VHDL 1. Enkelt sekvensnät 2. Trafikräknare i VHDL 3. Syntes av VHDL-kod Namn
En något mer detaljerad bild av en processor. De tre delarna i processorn är: Nere 3ll vänster finns e' antal register som används för a' lagra data.
1 3 4 Antag a' processorn ska exekvera instruk3onen ADD R1, R3. När instruk3onen är exekverad så a' processorn tagit innehållet i R1 och R3 och med hjälp av ALU:n är värdena adderade och resultatet är
En något mer detaljerad bild av en processor. De tre delarna i processorn är: Nere 3ll vänster finns e' antal register som används för a' lagra data.
1 2 3 Antag a' processorn ska exekvera instruk3onen ADD R1, R3. När instruk3onen är exekverad så a' processorn tagit innehållet i R1 och R3 och med hjälp av ALU:n är värdena adderade och resultatet är
LABORATIONSINSTRUKTION LABORATION
Högskolan Dalarna Elektroteknik LABORATION LABORATIONSINSTRUKTION Sekvensnät med VHDL KURS Digitalteknik LAB NR Ver9 5 INNEHÅLL. Kaskadkopplad räknare 2. Elektronisk tärning NAMN KOMMENTARER PROGRAM/KURS
Tentamen i Digitala system - EITA15 15hp varav denna tentamen 4,5hp
Tentamen i Digitala system - EITA15 15hp varav denna tentamen 4,5hp Institutionen för elektro- och informationsteknik Campus Helsingborg, LTH 2018-01-09 8.00-13.00 (förlängd 14.00) Uppgifterna i tentamen
FIFO-kostruktion baserat på ett enkel-ports SRAM Yusuf Duman
FIFO-kostruktion baserat på ett enkel-ports SRAM Yusuf Duman LiTH-ISY-EX-ET-0258-2003 Linköping 2003 FIFO-kostruktion baserat på ett enkel-ports SRAM Examensarbete utfört vid Elektroniksystem Institutionen
Laboration D184. ELEKTRONIK Digitalteknik. Sekvensnät beskrivna med VHDL och realiserade med PLD
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Lars Wållberg/Dan Weinehall/ Håkan Joëlson 2010-05-06 v 1.7 ELEKTRONIK Digitalteknik Laboration D184 Sekvensnät beskrivna med VHDL och realiserade
L15 Introduktion modern digital design
L15 Introduktion modern digital design Upplägg LP2 F15 Introduktion till modern digital design F16 Kombinatoriska nät i VHDL F17 Sekvensnät i VHDL F18 Gästföreläsning (Advenica, fortsättningskurser) F19
Tentamen IE Digital Design Måndag 23/
Tentamen IE104-5 Digital Design Måndag 3/10 017 14.00-18.00 Allmän information ( TCOMK, Ask for an english version of this exam if needed ) Examinator: Ingo Sander. Ansvarig lärare: Kista, William Sandqvist
Tenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2011-08-26 Skrivtid 9.00-14.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng Jourhavande lärare Per Lindgren Tel 070 376 8150 Tillåtna hjälpmedel
Tenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2009-08-28 Skrivtid 9.00-13.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng inkl bonus Jourhavande lärare Per Lindgren Tel 070 376 8150 Tillåtna
KOMBINATORISKA FUNKTIONER...1
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Lars Wållberg Håkan Joëlson 2002-10-10 v 1.4 Elektronik DIGITALTEKNIK Grunderna i VHDL Innehåll Inledning...1 KOMBINATORISKA FUNKTIONER...1
Minnet. Minne. Minns Man Minnet? Aktivera Kursens mål: LV3 Fo7. RAM-minnen: ROM PROM FLASH RWM. Primärminnen Sekundärminne Blockminne. Ext 15.
Aktivera Kursens mål: LV3 Fo7 Konstruera en dator mha grindar och programmera denna Aktivera Förra veckans mål: Konstruktruera olika kombinatoriska nät som ingår i en dator. Studera hur addition/subtraktion
Läsminne Read Only Memory ROM
Läsminne Read Only Memory ROM Ett läsminne har addressingångar och datautgångar Med m addresslinjer kan man accessa 2 m olika minnesadresser På varje address finns det ett dataord på n bitar Oftast har
Tenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2008-08-29 Skrivtid 9.00-13.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng inkl bonus Jourhavande lärare Johan Eriksson Tel 070 589 7911 Tillåtna
Digitala elektroniksystem
Digitala elektroniksystem Professor Per Larsson-Edefors perla@chalmers.se Digital- och datorteknik, 081126, Per Larsson-Edefors Sida 1 Konstruktionsalternativ Kretskort med diskreta standardkomponenter
Tentamen med lösningar IE Digital Design Måndag 23/
Tentamen med lösningar IE04-5 Digital Design Måndag 3/0 07 4.00-8.00 Allmän information ( TCOMK, Ask for an english version of this exam if needed ) Examinator: Ingo Sander. Ansvarig lärare: Kista, William
Generering av analoga signaler från XSV300
Generering av analoga signaler från XSV300 Examensarbete utfört i elektroniksystem av David Kronqvist och Fredrick Carlsson LiTH-ISY-EX-ET-0224-2003 Linköping 2003 Generering av analoga signaler från XSV300
Sekvensnät vippor, register och bussar
ekvensnät vippor, register och bussar agens föreläsning: Lärobok kap.5 Arbetsbok kap 8,9,10 Ur innehållet: Hur fungerar en -latch? Hur konstrueras JK-, - och T-vippor? er och excitationstabeller egister
Lösningförslag till Exempel på tentamensfrågor Digitalteknik I.
Lösningförslag till Exempel på tentamensfrågor Digitalteknik I.. Uttryckt i decimal form: A=28+32+8 + 2 =70 B=59 C=7 A+B+C=246 2. Jag låter A' betyda "icke A" A'B'C'D'+ABC'D'+A'BCD'+AB'CD'=D'(A'(B'C'+BC)+A(BC'+B'C))=
TSEA22 Digitalteknik 2019!
1(43) 2019 Mattias Krysander Ingemar Ragnemalm 1(43) Föreläsning 7. Sekv3. enna föreläsning: Lösningar närmare verkligheten Synkronisering Enpulsare Problem till design 2(43)2(43) Förra föreläsningen:
VHDL Basics. Component model Code model Entity Architecture Identifiers and objects Operations for relations. Bengt Oelmann -- copyright
BO 1 VHDL Basics Outline Component model Code model Entity Architecture Identifiers and objects Operations for relations Bengt Oelmann -- copyright 2002 1 Component model Model for describing components
Konstruktionsmetodik för sekvenskretsar. Föreläsning 7 Digitalteknik Mattias Krysander Institutionen för systemteknik
Konstruktionsmetodik för sekvenskretsar Föreläsning 7 Digitalteknik Mattias Krysander Institutionen för systemteknik 2 Dagens föreläsning Hantering av insignaler Initiering av starttillstånd Inför lab
IE1205 Digital Design: F8: Minneselement: Latchar och Vippor. Räknare
IE1205 Digital Design: F8: Minneselement: Latchar och Vippor. Räknare IE1205 Digital Design F1 F3 F2 F4 Ö1 Booles algebra, Grindar MOS-teknologi, minimering F5 F6 Ö2 Aritmetik Ö3 KK1 LAB1 Kombinatoriska
Övning1 Datorteknik, HH vt12 - Talsystem, logik, minne, instruktioner, assembler
Övning1 Datorteknik, HH vt12 - Talsystem, logik, minne, instruktioner, assembler Talsystem Talsystem - binära tal F1.1) 2 n stycken tal från 0 till 2 n 1 F1.2) 9 bitar (512 kombinationer) Talsystem - 2-
Tentamen i IE1204/5 Digital Design Torsdag 29/
Tentamen i IE1204/5 Digital Design Torsdag 29/10 2015 9.00-13.00 Allmän information ( TCOMK, Ask for an english version of this exam if needed ) Examinator: Ingo Sander. Ansvarig lärare: William Sandqvist
Foto: Rona Proudfoot (some rights reserved) Datorarkitektur 1. Datapath & Control. December
Datorarkitektur Datapath & Control December 28 karl.marklund@it.uu.se Foto: Rona Proudfoot (some rights reserved) Vi skall nu kolla närmare på hur det går till när en instruktion utförs. Fetch PC = PC+4
Digitalteknik F12. Några speciella automater: register räknare Synkronisering av insignaler. Digitalteknik F12 bild 1
igitalteknik F2 Några speciella automater: register räknare Synkronisering av insignaler igitalteknik F2 bild Register Ett register är en degenererad automat som i allt väsentligt används för att lagra
3. Mikroprogrammering II
3. Mikroprogrammering II lite repetition in/ut-matning avbrott på OR-datorn hoppinstruktion labben Olle Roos dator LDA 000 12 ADD 100 7 STA 000 13 12 1 13 8 13 6 8 0 18,1,11 2,3,5,11 7,8,11 17,10 18,1,11
Introduktion till Xilinx CPLD och ISE WebPack 6.2 Version NV
Introduktion till Xilinx CPLD och ISE WebPack 6.2 Version NV Introduktionen beskriver grunderna för att använda programvaran Xilinx ISE WebPack 6.2.03 tillsammans med en CPLD (Complex Programmable Logic
SVAR TILL TENTAMEN I DATORSYSTEM, VT2013
Rahim Rahmani (rahim@dsv.su.se) Division of ACT Department of Computer and Systems Sciences Stockholm University SVAR TILL TENTAMEN I DATORSYSTEM, VT2013 Tentamensdatum: 2013-03-21 Tentamen består av totalt
Digital Design IE1204
Digital Design IE1204 F9 Tillståndsautomater del1 william@kth.se IE1204 Digital Design F1 F3 F2 F4 Ö1 Booles algebra, Grindar MOS-teknologi, minimering F5 F6 Ö2 Aritmetik Ö3 KK1 LAB1 Kombinatoriska kretsar
Omtentamen med lösningar IE Digital Design Måndag 14/
Omtentamen med lösningar IE204-5 Digital Design Måndag 4/3 26 4.-8. Allmän information ( TCOMK, Ask for an english version of this exam if needed Examinator: Ingo Sander. Ansvarig lärare: Kista, William
Tentamen med lösningar för IE1204/5 Digital Design Torsdag 15/
Tentamen med lösningar för IE4/5 Digital Design Torsdag 5/ 5 9.-. Allmän information Eaminator: Ingo Sander. Ansvarig lärare: Kista, William Sandqvist, tel 8-79 44 87. KTH Valhallavägen, Fredrik Jonsson,
Lösningsföslag till Exempel på tentamensuppgifter i Digitalteknik I
Lösningsföslag till Exempel på tentamensuppgifter i Digitalteknik I Flervalsfrågor. A 2. C 3. B 4. D 5. A 6. B 7. C 8. D 9. C 0. B. B 2. C 3. A 4. C 5. A Problemuppgifter. Uttryckt i decimal form: A=28+32+8
Digitalteknik och Datorarkitektur 5hp
Foto: Rona Proudfoot (some rights reserved) Vi skall nu kolla närmare på hur det går till när en instruktion utförs. Fetch = + Digitalteknik och Datorarkitektur hp path & Control maj 2 karl.marklund@it.uu.se
Omtentamen med lösningar i IE1204/5 Digital Design Fredag 10/
Omtentamen med lösningar i IE24/5 Digital Design Fredag /4 25 8.-2. Allmän information Examinator: Ingo Sander. Ansvarig lärare: William Sandvist, tel 8-794487 / Fredrik Jonsson Tentamensuppgifterna behöver
Tentamen med lösningar i IE1204/5 Digital Design Torsdag 29/
Tentamen med lösningar i IE4/5 Digital Design Torsdag 9/ 5 9.-. Allmän information Examinator: Ingo Sander. Ansvarig lärare: William Sandvist tel 8-794487 Tentamensuppgifterna behöver inte återlämnas när
LABORATION DATORKONSTRUKTION TSEA83 UART. Namn och personnummer. Version: 1.0 2013 (OS)
LABORATION DATORKONSTRUKTION TSEA83 UART Version: 1.0 2013 (OS) Namn och personnummer Godkänd 1 blank sida 2 Innehåll 1 Inledning 5 1.1 Syfte................................. 5 1.2 Förberedelser............................
LV6 LV7. Aktivera Kursens mål:
Aktivera Kursens mål: LV6 LV7 Konstruera en dator mha grindar och programmera denna Aktivera Förra veckans mål: Konstruktruera olika kombinatoriska nät som ingår i en dator. Studera hur addition/subtraktion
LAB VHDL-programmering
LAB VHDL-programmering Med ett breakoutboard kan man använda kopplingsdäck till komponenter som egentligen är avsedda för ytmontering på kretskort. Man kan enkelt prova olika kopplingar. På så sätt använder
IE1204/5 Digital Design typtenta
IE1204/5 Digital Design typtenta Del A1 tio korta Analys-uppgifter 1p totalt 10p Rättas bara Rätt/Fel! Observera minst 6p på A1 om vi ska rätta vidare! Del A2 två Metodikuppgifter om totalt 10p. Rättas
Sekvensnät i VHDL del 2
Laboration 6 i digitala system ht-16 Sekvensnät i VHDL del 2 Realisering av Mealy och Moore i VHDL............................. Namn............................. Godkänd (datum/sign.) 2 Laborationens syfte
Digitalteknik 7.5 hp distans: 5.1 Generella sekvenskretsar 5.1.1
Digitalteknik 7.5 hp distans: 5.1 Generella sekvenskretsar 5.1.1 Från Wikipedia: Sekvensnät Ett sekvensnäts utgångsvärde beror inte bara på indata, utan även i vilken ordning datan kommer (dess sekvens).
Datorteknik. Föreläsning 6. Processorns uppbyggnad, pipelining. Institutionen för elektro- och informationsteknologi, LTH. Mål
Datorteknik Föreläsning 6 Processorns uppbyggnad, pipelining Mål Att du ska känna till hur processorn byggs upp Att du ska kunna de viktigaste byggstenarna i processorn Att du ska känna till begreppet