Chalmers Tekniska Högskola Institutionen för Data- och Informationsteknik. EDA 321 Digitalteknik syntes Laboration 1 - VHDL
|
|
- Magnus Pålsson
- för 7 år sedan
- Visningar:
Transkript
1 Chalmers Tekniska Högskola Institutionen för Data- och Informationsteknik EDA 321 Digitalteknik syntes Laboration 1 - VHDL 1. EDA-verktyg 2. QuestaSim 3. Kombinatoriska nät 4. Sekvensnät Namn Personnummer Godkänd Handledare Datum Förberedelser: Se sid LABPM1.v9 1
2 Målsättning - introduktion i till utvecklingsverktyget QuestaSim - repetition av byggblock - konstruktion av kombinatoriska nät i VHDL - simulering - konstruktion av enkel räknare 1. Introduktion till EDA-verktyg Det finns ett stort antal verktyg för elektronikkonstruktion, Electronic Design Automation (EDA). De stora programvaruhusen Cadence, Mentor, Synopsys har verktyg för allt från kisel- till fodonsektronikkonstruktion. Dessutom har många tillverkare av programmerbara kretsar, CPLD, FPGA etc, egna eller inköpta verktyg för att tillgodose behovet hos sina kunder. Alla verktyg är uppbyggda att arbeta med projekt. Ett projekt består av filer för konstruktion av ett system eller av en avgränsad del av ett system. Projektets undermappar och filer hanteras av en project manager som använder ett eget filsystem för detta. Därför: Flytta eller döp aldrig om filer manuellt som tillhör ett projekt utan använd i stället verktygets funktioner för kopiering och arkivering. De flesta verktyg är av gammalt ursprung och har utvecklats sedan årtionden. Det finns kvar delar där filnamn och variabelnamn ej tål svenska tecken, specialtecken, ej får börja/sluta på en siffra etc. Likaså får sökvägar ej vara för långa, det blir svårigheter med mellanslag i namn etc. Använd därför ej för många tecken i filnamn/variabelnamn och begränsa till enbart bokstäverna a-z och siffror. Lägg ej projekt eller filer på skrivbordet utan på C:\temp. 2. QuestaSim Detta är ett verktyg för att simulera en beskrivning av digital elektronik. Beskrivningen är gjord i ett hårdvarubeskrivande språk såsom VHDL (System C, Verilog etc). QuestaSIm är en variant av ModelSim som tillverkas av Modeltech, ett dotterbolag till Mentor Graphics. En studentversion av Questa finns på Questa ingår även i ISE WebPac från 2
3 Även Altera erbjuder en gratisversion På finns demo om simulering i ModelSim. 2.1 Starta Questa Skapa först en mapp för filerna. Tänk på att ej har för långa sökvägar. Alla EDAprogram använder stora mängder filer och om projektets filer ligger på en server tar alla operationer längre tid. Placera mappen i C:\Temp. Starta Questa från skrivbordet med. Under Help finns omfattande (!) dokumentation i HTML- och pdf-format. Questa öppnar ett enda stort fönster med delfönster: Till vänster ett Workspace, nedan Transcript-fönstret och vid behov en arbetsyta till höger. Varje delfönster kan lyftas ut (undock) med och sedan lyftas in igen med (dock). Detta är mycket användbart när man har tillgång till flera skärmar. 3
4 2.2 Skapa ett projekt Ange directory och projektnamn, t ex Default library är alltid work. Inställningarana i Modelsim skall kopieras. 2.3 Halvadderare i VHDL Halvadderaren har två ingångar x och y samt två utgångar s för summa och cut för carry ut. Ange booleska uttrycken för s och cut och rita ett schema med grindar. s= cut=.. Skriv s och cut i VHDL. s <= cut <= 4
5 2.4 Skapa VHDL-fil (halfadd.vhd) Välj File > New source > VHDL I arbetsytan finns nu ett radnummer. Skriv in VHDL-koden samt spara filen som halfadd.vhd. -- halfadd.vhd name of author LIBRARY ieee; USE IEEE.STD_LOGIC_1164.ALL; ENTITY halfadd IS PORT (x: IN STD_LOGIC; y: IN ST_LOGIC; s: OUT STD_LOGIC; cut:out STD_LOGIC); END halfadd; ARCHITECTURE comb OF halfadd IS BEGIN END comb; Här skall egen kod för s och cut läggas till och komplettera koden ovan med uttrycken för cut och s. VHDL är inte casesensitive. Spara filen som halfadd.vhd. 5
6 För att Questa skall kunna komma åt filen, måste den adderas till projektet med I Workspace-fönstret under Project-fliken finns nu en fil halfadd.vhd. Under Project-fliken i Transcriptfönstret visas de filer som tillhör projektet. Frågetecknet för filen halfadd.vhd anger att den ej är kompilerad. 2.5 Kompilera Högerklicka på filen i Workspace och välj Compile > Compile selected. eller använd i Toolbar. En felskrift finns nu i transcript-fönstret. Dubbelklicka på felraden så kommer en kryptisk ledtråd: 6
7 Ofta kan enkla syntaxfel generera många följdfel och därmed många felutskrifter. Rätta därför alltid felen i ordning och kompilera om. Korrigera i halfadd.vhd och tänk på att stänga filen med. När kompileringen gått igenom kommer meddelande i Transcriptfönstret: # Compile of halfadd.vhd was successful. 2.6 Simulering I Workspacefönstret under fliken Library finns nu den kompilerade filen i biblioteket work. Där finns en entitet halfadd och en architecture comb. Högerklicka på entiteten halfadd och välj simulate. Anm. Altenativt välj Start simulation. och sedan i biblioteket Work entiteten halfadd i fönstret Välj sedan View Wave för att lägga till wave-fönstret. Kopiera med musen variablerna i Object-fönstret till vänstra delen av Wavefönstret. (Alternativt skriv i Transcriptfönstret add wave x y s cut.) I början är alla signaler odefinierade, och värdet betecknas med U. Simulering styrs med kommandon i Transcript-fönstret. Nedanstående sekvens återstartar simulatorn, sätter x och y till 0 samt kör i 100 ns. Simuleringen startar alltid från nuvarande tidpunkt. Kommandona force x 1 run 100 följt av force y 1 run 100 7
8 force x 0 run 100 ger följande signalformer i wave-fönstret: Förändringar i utsignalerna sker omedelbart när insignalen ändras. Vänsterklicka för att få fram den gula markören. Det går att förstora/förminska med +/- Halvadderaren förefaller fungera. Anm. När man arbetar med vektorer kan det vara praktiskt att ändra radix på signalerna. Detta gör genom att markera signalnamnen i message-fönstreet och välja radix till något annat än Binary. 2.7 Simulering med do-fil För att automatisera simuleringarna är det lämpligt att lägga simuleringskommandona i en egen fil, en do-fil. Kommandon i filen exekveras när man skriver do dofilnamn i Transcriptfönstret. 8
9 Skapa en do-fil och skriv in (eller gör copy-paste) nedanstående -- halfadd.do -- datum namn restart -f force x 0 force y 0 run 100 force x 1 run 100 force y 1 run 100 force x 0 run 100 Spara filen som halfadd.do. Välj Wave-fliken samt simulera med kommandot do halfadd.do. Wave-fönstret raderas och simuleringen körs. Observera att filen halfadd.do ej syns under projektfliken i workspace-fönstret. Filen ligger i rätt bibliotek, men tillhör ej projektet. Högerklicka i workspace och välj Add to project Existing file. Filen syns nu under project-fliken. 2.8 Simuleringskommandon Signaler sätts med f o r c e a 1, om a är deklarerad som STD_LOGIC. En STD_LOGIC_VECTOR aa sätts med force aa 0000 om vektorn består av 4 bitar. En bit i en vektor kan sättas med force aa(2) 1. En STD_INTEGER sätts med f o r c e a a a
10 En signal kan sättas till olika värden vid olika tidpunkter. Signalen a sätts till 1 efter 200 ns med force a 1 200ns Flera tidpunkter kan anges på samma rad force aa , ns, ns Repetetiva förlopp, t ex en klocksignal, genereras med force clk 1 50ns, 0 100ns repeat 100ns clk är här odefinierad mellan 0 och 50ns och visas röd i wave-fönstret, sätts till 1 efter 50 ns, till 0 efter 100 ns. Förloppet upprepas var 100:e ns. Mera korrekt är att skriva force clk 0 0, 1 50ns, 0 100ns -repeat 100ns När man skall gå igenom många olika fall, i detta exempel 4 olika kombinationer på x och y, kan man använda repetitiva förlopp för att generera x och y. Modifiera do-filen till -- halfadd.do -- datum namn restart -f force x 0 0, repeat 200 force y 0 0, repeat 400 run 400 och exekvera denna. En ytterligare effektivisering är att i do-filen lägga till signalerna man vill titta på i stället för att göra copy-paste enligt tidigare. -- halfadd.do -- datum namn restart -f -nowave view signals wave add wave x y s cut force x 0 0, repeat Det är nu tillräckligt att starta simuleringen och enbart köra do-filen 10
11 3. Laborationsuppgifter kombinatoriska nät 3.1 Att koda kombinatoriska nät i VHDL Ett kombinatoriskt nät kan realiseras med grindar och skrivas i VHDL med AND, OR-operatorer. I språket finns även andra möjligheter som tydligare beskriver funktionen hos nätet. I parallella delen med en WITH-SELECT-sats WITH addata SELECT freq <= "11" WHEN x"ff", "10" WHEN x"7f", "01" WHEN x"3f", "01" WHEN x"03", "10" WHEN x"01", "11" WHEN x"00", "00" WHEN OTHERS; Notationen x FF anger hexadecimala värdet FF I parallella delen med en WHEN-ELSE-sats freq <= "11" WHEN addata = x"ff" ELSE "10" WHEN addata = x"7f" ELSE "01" WHEN addata = x"3f" ELSE "01" WHEN addata = x"03" ELSE "10" WHEN addata = x"01" ELSE "00"; I sekventiella delen med en CASE-sats: process(addata) begin case addata is when X"FF" => freq <= X"3"; when X"7F" => freq <= X"2"; etc when others; end case; end process; 11
12 I sekventiellla delen med en (flera) if-(then-else)-satser: process(addata) begin freq <= 00 if addata = X FF then freq <= X 3 ; else.. end if; end process; Halvadderaren tidigare kan skrivas som t ex process (x,y) begin xy <= x & y; case xy is when 00 => s <= 0 ; c <= 0 ; when 11 => s <= 0 ; c <= 1 ; when others => s <= 1 ; c <= 0 ; end case; end process; 3.2 Uppgifter kombinatoriska nät Konstruera VHDL-koden för samtliga komponenter nedan. Beskrivningar över komponenterna återfinns i kursboken och på nätet. Använd vektorer där så är angivet i uppgifterna. Låt alltid entitet, filnamn och dofil ha samma namn. Tänk på att ej använda Windows för att byta namn på filer utan använd Questa, gör copy öppna ny fil samt paste för att återanvända delar av gamla filer. Simulera genom att använda en do-fil. Använd samma projekt som tidigare och lägg alla filer i en och samma mapp. Kodningen skall ske utan att använda AND- eller OR-grindar. Respektive komponent skall beskrivas med vad den gör, inte hur den kan vara implementerad. VHDL-kod blir i det närmaste oläslig nar man uttrycker i grindar. 3.3 Heladderare Entiten skall vara ENTITY fulladd IS PORT (a,b,cin: IN STD_LOGIC; s,cut: OUT STD_LOGIC); END fulladd; 12
13 Heladderarens funktion (uppträdande, behavior) är att addera 3 bitar och bilda en summabit och carrybit ut. Ett exempel på läslig kod är temp <= 0 &a + 0 &b + 0 &c där elementen i vektorn temp anger carry ut och summabit. När man syntetiserar till en CPLD, Complex Progammable Device, så implementeras koden som ett grindnät med AND-OR-grindar. När man syntetiserar till en FPGA, Field Programmble Gate Array, implementeras koden som multiplexrar. För att jämföra VHDL-kod med de booleska uttrycken, ange dessa för s och cut på minimal disjunktiv form. s =.... cut = bits komparator Komponenten skall jämföra två bitar a och b samt sätta en av tre utsignaler till ett, övriga till noll. ENTITY comp1 IS PORT(a,b: IN STD_LOGIC; agtb,altb,aeqb: OUT STD_LOGIC); END comp1; 3.5 Prioritetsavkodare 4 2 Beskrivning finns i kusboken. ENTITY encoder42 IS PORT (a: IN STD_LOGIC_VECTOR(3 DOWNTO 0); f: OUT STD_LOGIC_VECTOR(1 DOWNTO 0); z: OUT STD_LOGIC); END encoder42; z = 0 om samtliga ingångar a(i) = 0. Ledning: Använd when else 3.6 Decoder 3-8 ENTITY decoder38 IS PORT(s: IN STD_LOGIC_VECTOR(2 DOWNTO 0); en: IN STD_LOGIC; sut: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END decoder38; 13
14 3.7 Multiplexer 4 1 ENTITY MUX41 is PORT(inp IN: STD_LOGIC_VECTOR(2 DOWNTO 0); val: IN STD_LOGIC_VECTOR(1 DOWNTO 0); f: OUT sdt_logic); END mux41; 3.8 Realisering av logiska funktioner med multiplexer Multiplexrar är det huvudsakliga byggblocket i en FPGA. Med en 8-1 multiplexer kan man uttrycka varje funktion av 4 variabler, en 4-1 alla funktioner med 5 variabler. Koden för en 2-1 multiplexer är f <= inp(1) WHEN val = 1 ELSE inp(0); Uttryck AND, OR och XOR-funktionerna med 2-1 multiplexrer och lämpliga inverteringar. Skriv all kod i samma fil ENTITY mgates is PORT(a,b: IN STD_LOGIC; mand,mor,mxor: OUT std_logic); END gates; bits adderare (adder4b.vhd) ENTITY adder4b IS PORT(a,b: IN STD_LOGIC_VECTOR(3 DOWNTO 0); cin: IN STD_LOGIC; s: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); END adder4; Bygg upp denna med 4 st 1-bits heladderare (fulladd.vhd) enligt kursboken. Använd COMPONENT. PACKAGE behöver ej användas bitars BCD-adderare ENTITY adder4d IS PORT( a,b,cin: IN STD_LOGIC_VECTOR(3 DOWNTO 0); s: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); cut: OUT STD_LOGIC); END adder4d; bitars comparator Detta är en utvidgning av tidigare uppgift till att arbeta med vektorer om 4 bitar. Ingångar a(3:0) och b(3:0) utgångar agtb, aeqb och altb (agtb = 1 anger att a > b). I std-logic biblioteket finns operatorerna = < och > som kan arbeta på vektorer. Prova med olika bibliotek, unsigned, signed. 14
15 4. Laborationsuppgifter - sekvensnät 4.1 D-vippa Skriv i VHDL-kod (filnamn fde1.vhd) en D-vippa med synkron reset. Reset skall vara aktiv hög. Vippan skall ha en clock enable -ingång en så att vippans utgång q sätts till d enbart när en är hög. Ingångar är clk, reset, d, en och utgången q. ENTITY fde1 IS PORT (clk,reset,d: IN STD_LOGIC; q: OUT STD_LOGIC); END fde1; Skriv en do-fil fde1.do som testar funktionen. 4.2 Binärräknare En binärräknare består av ett register samt ett kombinoriskt nät som adderar ett till insignalen. Här är d och q av typen std_logic_vector. d <= q + 1; PROCESS (clk) BEGIN IF clk event and clk = 1 then q <= d; END; END process; Q anger här räknarens aktuella värde och d anger värdet räknaren får efter nästa klockpuls Synkron reset innebär att registret sätt till noll vid nästa klockpuls, dvs vi skall lägga nollor på registrets D-ingångar D <= 0 WHEN reset = 1 ELSE Q+1 Count enable, ce, innebär att räknaren skall öka med ett för varje klockpuls D <= 0 WHEN reset = 1 ELSE Q + 1 WHEN ce = 1 ELSE q; Denna rad kan skrivas i en process: PROCESS(reset,ce,q) BEGIN IF reset = 1 THEN d <= (OTHERS => 0 ); ELSE IF ce = 1 THEN q = d + 1; ELSE q <= d; END IF; END IF; END PROCESS; 15
16 Denna kombinatoriska process, tillsammans med den klockade ovan utgör en 4-bitars binärärknare. Konstruera i VHDL en 4-bitars synkron uppräknare (filnamn count4b.vhd) med synkron reset. Reset är aktiv hög. Räknaren skall vara försedd med en count enable - ingång ce och skall räkna enbart då denna är hög. ENTITY count4b IS PORT (clk,reset,ce: IN STD_LOGIC; count: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END count4b; Ofta vill man koppla flera räknare i serie så att när en räknare står på 1111 och dess count enable (ce) är ett, så skall utsigalen ceo, som är ansluen till nästa räknares ce-ingång, vara ett. Modifiera koden och lägg till ceo. Simulera. I kursboken skriver man räknare i en enda klockad process. Tag någon av dessa och komplettera med signalen ceo. Simulera. 5. Redovisning Demonstrera simulering av några uppgifter i avsnitt 3 och 4 för en handledare. Kopiera över alla dina.vhdl- och.do-filer till ditt hemmabibliotek och ta bort dem från c:\temp. 6.Förberedelser Kodning och ev schema till alla uppgifterna i avsnitt 3 och 4. I kursboken Brown, Vranesic: Fundamentals of Digital Logic with VHDL Design, finns ledning till hur man löser samtliga uppgifter. Det finns även ett stort antal web-platser som publicerar VHDL-kod för olika tillämpningar. Hela labben kan utföras i förväg och enbart redovisas vid labtillfället. 7. Inlämningsuppgift Glöm ej veckans inlämningsuppgift! 16
Simulering med ModelSim En kort introduktion
Linköpings universitet Institutionen för systemteknik Laborationer i digitalteknik Datorteknik 2018 Simulering med ModelSim En kort introduktion TSEA22 Digitalteknik D TSEA51 Digitalteknik Y TSEA52 Digitalteknik
Läs merChalmers ekniska Högskola Institutionen för Data- och Informationsteknik. EDA 321 Digitalteknik syntes Laboration 2 - VHDL
Chalmers ekniska Högskola Institutionen för Data- och Informationsteknik EDA 321 Digitalteknik syntes 2011-2012 Laboration 2 - VHDL 1. Enkelt sekvensnät 2. Trafikräknare i VHDL 3. Syntes av VHDL-kod Namn
Läs merSimulering med ModelSim En kort introduktion
Linköpings universitet Institutionen för systemteknik Laborationer i digitalteknik Datorteknik 2017 Simulering med ModelSim En kort introduktion TSEA22 Digitalteknik D Linköpings universitet SE-581 83
Läs merVHDL 1. Programmerbara kretsar
VHDL 1 Programmerbara kretsar CPLD FPGA VHDL Kombinatorik with-select-when when-else Sekvensnät process case if-then-else Programmerbara kretsar PLD = programmable logic device CPLD = complex PLD, i princip
Läs merVHDL och laborationer i digitalteknik
V:1.1 VHDL och laborationer i digitalteknik Vid laborationskursen i digitalteknik används VHDL till alla laborationerna utom den första. VHDL är ett stort språk och enbart en liten del av språket behövs
Läs merProgrammerbara kretsar och VHDL 2. Föreläsning 10 Digitalteknik, TSEA22 Oscar Gustafsson Institutionen för systemteknik
Programmerbara kretsar och VHDL 2 Föreläsning 10 Digitalteknik, TSEA22 Oscar Gustafsson Institutionen för systemteknik 2 Dagens föreläsning Programmerbara kretsar igen Mer om processer Egna typer Använda
Läs merDigitalteknik, fortsättningskurs Föreläsning VHDL Very High Speed Integrated Circuit Hardware Description Language
1 Digitalteknik, fortsättningskurs Föreläsning 2-2012 VHDL Very High Speed Integrated Circuit Hardware Description Language VHDL = VHSIC Hardware Description Language VHSIC = Very High Speed Integrated
Läs merTentamen i IE1204/5 Digital Design onsdagen den 5/
Tentamen i IE1204/5 Digital Design onsdagen den 5/6 2013 9.00-13.00 Allmän information Exaator: Ingo Sander. Ansvarig lärare: William Sandqvist, tel 08-790 4487 (Kista IE1204) Tentamensuppgifterna behöver
Läs merTentamen i IE1204/5 Digital Design onsdagen den 5/
Tentamen i IE1204/5 Digital Design onsdagen den 5/6 2013 9.00-13.00 Tentamensfrågor med lösningsförslag Allmän information Examinator: Ingo Sander. Ansvarig lärare: William Sandqvist, tel 08-790 4487 (Kista
Läs merIntroduktion till Xilinx CPLD och ISE WebPack 6.2 Version NV
Introduktion till Xilinx CPLD och ISE WebPack 6.2 Version NV Introduktionen beskriver grunderna för att använda programvaran Xilinx ISE WebPack 6.2.03 tillsammans med en CPLD (Complex Programmable Logic
Läs merProgrammerbara kretsar och VHDL. Föreläsning 9 Digitalteknik Mattias Krysander Institutionen för systemteknik
Programmerbara kretsar och VHDL Föreläsning 9 Digitalteknik Mattias Krysander Institutionen för systemteknik Kursinformation VHDL-delen Lektion 7 : Datorlektion i VHDL+Xilinx [pdf] Lab 3 : Programmerbara
Läs merDigital elektronik CL0090
Digital elektronik CL9 Föreläsning 5 27-2-2 8.5 2. Naxos Demonstration av uartus programvara. Genomgång av uartus flödesschema. Detta dokument finns på kurshemsidan. http://www.idt.mdh.se/kurser/cl9/ VHDL-kod
Läs merProgrammerbara kretsar och VHDL. Föreläsning 9 Digitalteknik Mattias Krysander Institutionen för systemteknik
Programmerbara kretsar och VHDL Föreläsning 9 Digitalteknik Mattias Krysander Institutionen för systemteknik Kursinformation Lektion 7 : Datorlektion i Modelsim+VHDL Lab 3 : Programmerbara kretsar och
Läs merProgrammerbara kretsar och VHDL. Föreläsning 10 Digitalteknik, TSEA22 Mattias Krysander Institutionen för systemteknik
Programmerbara kretsar och VHDL Föreläsning 10 Digitalteknik, TSEA22 Mattias Krysander Institutionen för systemteknik 3 Dagens föreläsning Programmerbara kretsar Kombinationskretsar i VHDL with-select-when,
Läs merProgrammerbar logik (PLD) Programmeringsspråket VHDL Kombinatoriska funktioner i VHDL för PLD Sekvensfunktioner i VHDL för PLD
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Håkan Joëlson 2003-09-15 v 2.1 DIGITALTEKNIK Laboration D163 Programmerbar logik (PLD) Programmeringsspråket VHDL Kombinatoriska funktioner
Läs merSimulera med ModelSim
Simulera med ModelSim ModelSim - simuleringsprogramvara ModelSim kan användas till att simulera VHDL-kod, för att avgöra om den är "rätt" tänkt. Alteras version av ModelSim är också kopplad till en "databas"
Läs merKonstruktion av digitala system - VHDL
Konstruktion av digitala system - VHDL Digitalteknik - Föreläsning 10 Mattias Krysander Institutionen för systemteknik Dagens föreläsning Programmerbara kretsar Kombinationskretsar i VHDL with-select-when,
Läs merPARALLELL OCH SEKVENTIELL DATABEHANDLING. Innehåll
PARALLELL OCH SEKVENTIELL DATABEHANDLING Innehåll Parallellism i VHDL Delta delays och Simuleringstid VHDLs simuleringscykel Aktivering av Processer Parallella och sekventiella uttryck 1 Controller PARALLELLISM
Läs merDIGITAL ELEKTRONIK. Laboration DE3 VHDL 1. Namn... Personnummer... Epost-adress... Datum för inlämning...
UMEÅ UNIVERSITET Tillämpad fysik och elektronik 2014 John Berge et al. DIGITAL ELEKTRONIK Laboration DE3 VHDL 1 Namn... Personnummer... Epost-adress... Datum för inlämning... Introduktion Syftet med denna
Läs merDIGITALTEKNIK. Laboration D172
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Håkan Joëlson 2006-02-24 v 1.2 DIGITALTEKNIK Laboration D172 Programmerbar logik (PLD) Programmeringsspråket VHDL Kombinatoriska funktioner
Läs merD2 och E3. EDA321 Digitalteknik-syntes. Fredag den 13 januari 2012, fm i M-salarna
EDA321 Digitalteknik-syntes D2 och E3 GU DIT795 Tentamen (EDA321-0205) Fredag den 13 januari 2012, fm i M-salarna Examinator Arne Linde, tel. 772 1683 Tillåtna hjälpmedel Inga hjälpmedel tillåtna. Detta
Läs merProgrammerbara kretsar och VHDL 1. Föreläsning 9 Digitalteknik, TSEA22 Oscar Gustafsson, Mattias Krysander Institutionen för systemteknik
Programmerbara kretsar och VHDL 1 Föreläsning 9 Digitalteknik, TSEA22 Oscar Gustafsson, Mattias Krysander Institutionen för systemteknik 3 Dagens föreläsning Programmerbara kretsar Kombinationskretsar
Läs merDESIGN AV SEKVENTIELL LOGIK
DESIGN AV SEKVENTIELL LOGIK Innehåll Timing i synkrona nätverk Synkrona processer i VHDL VHDL-kod som introducerar vippor (flip-flops) och latchar Initiering av register Mealy- och Moore-maskiner i VHDL
Läs merKonstruktionsmetodik för sekvenskretsar. Föreläsning 7 Digitalteknik, TSEA22 Mattias Krysander Institutionen för systemteknik
Konstruktionsmetodik för sekvenskretsar Föreläsning 7 Digitalteknik, TSEA22 Mattias Krysander Institutionen för systemteknik 2 Dagens föreläsning Initiering av starttillstånd Programmerbar logik Syntesflödet
Läs merLaboration D159. Sekvensnät beskrivna med VHDL och realiserade med PLD. Namn: Datum: Epostadr: Kurs:
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Lars Wållberg/Håkan Joëlson 2001-03-01 v 1.5 ELEKTRONIK Digitalteknik Laboration D159 Sekvensnät beskrivna med VHDL och realiserade med PLD
Läs merDigital elektronik CL0090
Digital elektronik CL9 Föreläsning 3 27--29 8.5 2. My Talsystem Binära tal har basen 2 Exempel Det decimala talet 9 motsvarar 2 Den första ettan är MSB, Most Significant Bit, den andra ettan är LSB Least
Läs merDigital- och datorteknik, , Per Larsson-Edefors Sida 1
Digitala it elektroniksystem t Professor Per Larsson-Edefors perla@chalmers.se Digital- och datorteknik, 101122, Per Larsson-Edefors Sida 1 Introduktion Konstruktionsalternativ Kretskort med diskreta standardkomponenter.
Läs merKonstruktionsmetodik för sekvenskretsar
Konstruktionsmetodik för sekvenskretsar Digitalteknik Föreläsning 7 Mattias Krysander Institutionen för systemteknik Dagens föreläsning Inför laboration 2 Synkronisering av insignaler Asynkrona ingångar
Läs merHjälpmedel: Appendix A. VHDL-syntax. (bifogas detta prov) Appendix B.2. IEEE-package (bifogas detta prov)
7HQWDPHQL.XQGDQSDVVDGHNUHWVDUI U(P Datum: 991012 Tid: 8.00-13.00 Lokal: E138 Hjälpmedel: Appendix A. VHDL-syntax. (bifogas detta prov) Appendix B.2. IEEE-package (bifogas detta prov) Vid eventuella frågor
Läs mer-c wc. Pre- Next state Out- Vi ser att tillstånden är redan sorterade i grupper med olika utsignaler,
9.17 Vi översätter beskrivningen till ett flödesdiagram, Figur E9.17a -c -c z=1 E A z=1 E A z=0 z=0 z=0 D z=0 D Figur E9.17a Flödesdiagram B z=0 B z=0 C z=0 C z=0 som vi i sin tur översätter till en flödestabell,
Läs merKALKYLATOR LABORATION4. Laborationens syfte
LABORATION4 KALKYLATOR Laborationens syfte I denna laboration ska en enkel kalkylator konstrueras med hjälp av VHDL och utvecklingsverktyget Vivado från Xilinx. Hårdvaran realiseras på det redan bekanta
Läs merIntroduktion till syntesverktyget Altera Max+PlusII
Lunds Universitet LTH Ingenjörshögskolan Ida, IEA Helsingborg Laboration nr 5 i digitala system, ht-12 Introduktion till syntesverktyget Altera Max+PlusII Beskrivning i VHDL och realisering av några enkla
Läs merL15 Introduktion modern digital design
L15 Introduktion modern digital design Upplägg LP2 F15 Introduktion till modern digital design F16 Kombinatoriska nät i VHDL F17 Sekvensnät i VHDL F18 Gästföreläsning (Advenica, fortsättningskurser) F19
Läs merVHDL2. Sekvensnätsexemplet
VHDL2 Moder portsatsen Datatyper Ett exempel, stegmotorstyrning Labben Hierarkisk konstruktion, instantiering Kombinatorisk process Record, loop Sekvensnätsexemplet 1(0) 1(0) 1(1) 00 0(0) 01 11 10 1(1)
Läs merFÖRELÄSNING 8 INTRODUKTION TILL DESIGN AV DIGITALA ELEKTRONIKSYSTEM
FÖRELÄSNING 8 INTRODUKTION TILL DESIGN AV DIGITALA ELEKTRONIKSYSTEM Innehåll Designflöde Översikt av integrerade kretsar Motivation Hardware Description Language CAD-verktyg 1 DESIGNFLÖDE FÖR DIGITALA
Läs merLaboration D184. ELEKTRONIK Digitalteknik. Sekvensnät beskrivna med VHDL och realiserade med PLD
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Lars Wållberg/Dan Weinehall/ Håkan Joëlson 2010-05-06 v 1.7 ELEKTRONIK Digitalteknik Laboration D184 Sekvensnät beskrivna med VHDL och realiserade
Läs merStrukturell VHDL. Grundläggande kunskaper om. och TESTBÄDD. UMEÅ UNIVERSITET Tillämpad fysik och elektronik Lars Wållberg ver 1.
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Lars Wållberg 2005-01-01 ver 1.0 Grundläggande kunskaper om Strukturell VHDL och TESTBÄDD Innehållsförteckning. sid Strukturbeskrivning 2 Digitalkonstruktionen
Läs merFlödesschema som visar hur man använder Quartus II.
Flödesschema som visar hur man använder Quartus II. För att det skall bli lite enklare använder jag följande exempel: ut1
Läs merAngående buffer. clk clear >=1 =9?
10.VHDL3 Repetition buffer, record, loop kombinaoriska processer Varning latchar, hasard CPU-embryo VHDL-kod för mikromaskin med hämtfas Minnen i FGPA Distributed RAM (LUT) Block-RAM 1 Angående buffer
Läs merTenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2008-08-29 Skrivtid 9.00-13.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng inkl bonus Jourhavande lärare Johan Eriksson Tel 070 589 7911 Tillåtna
Läs merSekvensnät i VHDL del 2
Laboration 6 i digitala system ht-16 Sekvensnät i VHDL del 2 Realisering av Mealy och Moore i VHDL............................. Namn............................. Godkänd (datum/sign.) 2 Laborationens syfte
Läs merVHDL2. Sekvensnätsexemplet
VHDL2 Moder portsatsen Datatyper Ett exempel, stegmotorstyrning Labben Hierarkisk konstruktion, instantiering Kombinatorisk process Record, loop Sekvensnätsexemplet 1(0) 1(0) 1(1) 00 0(0) 01 11 10 1(1)
Läs merLABORATION TSEA22 DIGITALTEKNIK D TSEA51 DIGITALTEKNIK Y. Konstruktion av sekvenskretsar med CPLD. Version: 2.2
2016 LABORATION TSEA22 DIGITALTEKNIK D TSEA51 DIGITALTEKNIK Y Konstruktion av sekvenskretsar med CPLD Version: 2.2 2014 (OVA, MK) 2015 (OVA, MK) 2016 (OVA, MK) Olov Andersson 1(11) 1. Inledning Syftet
Läs merstd_logic & std_logic_vector
VHDL VHDL - Very high speed integrated circuit Hardware Description Language VHDL är ett komplext språk, avsett för att beskriva digitala system på olika abstraktionsnivåer (beteende- och strukturmässigt).
Läs merDigitalteknik syntes Arne Linde 2012
Digitalteknik, fortsättningskurs Föreläsning 3 Kombinatoriska nät 202 VHDL repetition + Strukturell VHDL Lite repetition + Karnaughdiagram(4-6var), flera utgångar + Quine-McCluskey + intro tid 2 Entity
Läs merTentamen i IE1204/5 Digital Design måndagen den 15/
Tentamen i IE1204/5 Digital Design måndagen den 15/10 2012 9.00-13.00 Allmän information Examinator: Ingo Sander. Ansvarig lärare: William Sandqvist, tel 08-790 4487 (Kista IE1204), Tentamensuppgifterna
Läs merGRUNDER I VHDL. Innehåll. Komponentmodell Kodmodell Entity Architecture Identifierare och objekt Operationer för jämförelse
GRUNDER I VHDL Innehåll Komponentmodell Kodmodell Entity Architecture Identifierare och objekt Operationer för jämförelse KOMPONENTMODELL Modell för att beskriva komponenter Externt interface Intern funktion
Läs merIE1204/IE1205 Digital Design
TENTAMEN IE1204/IE1205 Digital Design 2012-12-13, 09.00-13.00 Inga hjälpmedel är tillåtna! Hjälpmedel Tentamen består av tre delar med sammanlagd tolv uppgifter, och totalt 30 poäng. Del A1 (Analys) innehåller
Läs merLösningförslag till Exempel på tentamensfrågor Digitalteknik I.
Lösningförslag till Exempel på tentamensfrågor Digitalteknik I.. Uttryckt i decimal form: A=28+32+8 + 2 =70 B=59 C=7 A+B+C=246 2. Jag låter A' betyda "icke A" A'B'C'D'+ABC'D'+A'BCD'+AB'CD'=D'(A'(B'C'+BC)+A(BC'+B'C))=
Läs merSekvensnät. William Sandqvist
Sekvensnät Om en och samma insignal kan ge upphov till olika utsignal, är logiknätet ett sekvensnät. Det måste då ha ett inre minne som gör att utsignalen påverkas av både nuvarande och föregående insignaler!
Läs merTentamen i Digitalteknik, EITF65
Elektro- och informationsteknik Tentamen i Digitalteknik, EITF65 3 januari 2018, kl. 14-19 Skriv anonymkod och identifierare, eller personnummer, på alla papper. Börja en ny uppgift på ett nytt papper.
Läs merTentamen i Digitala system - EITA15 15hp varav denna tentamen 4,5hp
Tentamen i Digitala system - EITA15 15hp varav denna tentamen 4,5hp Institutionen för elektro- och informationsteknik Campus Helsingborg, LTH 2018-01-09 8.00-13.00 (förlängd 14.00) Uppgifterna i tentamen
Läs merOmtentamen IE Digital Design Måndag 14/
Omtentamen IE204-5 Digital Design Måndag 4/3 206 4.00-8.00 Allmän information ( TCOMK, Ask for an english version of this exam if needed ) Examinator: Ingo Sander. Ansvarig lärare: Kista, William Sandqvist
Läs merLAB VHDL-programmering
LAB VHDL-programmering Med ett breakoutboard kan man använda kopplingsdäck till komponenter som egentligen är avsedda för ytmontering på kretskort. Man kan enkelt prova olika kopplingar. På så sätt använder
Läs merTentamen med lösningar för IE1204/5 Digital Design Torsdag 15/
Tentamen med lösningar för IE4/5 Digital Design Torsdag 5/ 5 9.-. Allmän information Eaminator: Ingo Sander. Ansvarig lärare: Kista, William Sandqvist, tel 8-79 44 87. KTH Valhallavägen, Fredrik Jonsson,
Läs merDigitala projekt Elektro- och informationsteknik
Digitala projekt Elektro- och informationsteknik Digitala projekt (I) VT1 huvudsakligen teori och VT2 konstruktionsarbete i projektlabb 10 hp motsvarar ca 7 veckor heltid! Godkännande; U, G Gruppstorlek;
Läs merTenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2011-08-26 Skrivtid 9.00-14.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng Jourhavande lärare Per Lindgren Tel 070 376 8150 Tillåtna hjälpmedel
Läs merTentamen i IE1204/5 Digital Design Torsdag 29/
Tentamen i IE1204/5 Digital Design Torsdag 29/10 2015 9.00-13.00 Allmän information ( TCOMK, Ask for an english version of this exam if needed ) Examinator: Ingo Sander. Ansvarig lärare: William Sandqvist
Läs merTentamen i Digitalteknik 5p
Dan Weinehall Håkan Joëlson 007-0-09 ELEA5 Tentamen i Digitalteknik 5p Datum: 007-0-09 Tid: 09:00-5:00 Sal: Hjälpmedel: VHDL-kompendierna: Grunderna i VHDL, Strukturell VHDL och testbädd Labinstruktioner
Läs merTenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2009-06-04 Skrivtid 9.00-13.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng inkl bonus Jourhavande lärare Per Lindgren Tel 070 376 8150 Tillåtna
Läs merDigitalteknik 7.5 hp distans: 5.1 Generella sekvenskretsar 5.1.1
Digitalteknik 7.5 hp distans: 5.1 Generella sekvenskretsar 5.1.1 Från Wikipedia: Sekvensnät Ett sekvensnäts utgångsvärde beror inte bara på indata, utan även i vilken ordning datan kommer (dess sekvens).
Läs merTenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2010-08-27 Skrivtid 9.00-14.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng inkl bonus Jourhavande lärare Per Lindgren Tel 070 376 8150 Tillåtna
Läs merLABORATIONSINSTRUKTION LABORATION
Högskolan Dalarna Elektroteknik LABORATION LABORATIONSINSTRUKTION Sekvensnät med VHDL KURS Digitalteknik LAB NR Ver9 5 INNEHÅLL. Kaskadkopplad räknare 2. Elektronisk tärning NAMN KOMMENTARER PROGRAM/KURS
Läs merINTRODUKTION TILL VIVADO
INTRODUKTION TILL VIVADO LABORATION1 Under laborationerna kommer vi att konstruera/beskriva ett antal kretsar med hjälp av VHDL (Very high speed integrated circuit Hardware Description Language). För att
Läs merTentamen i Digitala system - EDI610 15hp varav denna tentamen 4,5hp
Tentamen i Digitala system - EDI610 15hp varav denna tentamen 4,5hp Institutionen för elektro- och informationsteknik Campus Helsingborg, LTH 2016-12-22 8.00-13.00 Uppgifterna i tentamen ger totalt 60
Läs merDigital- och datorteknik
Digital- och datorteknik Föreläsning #8 Biträdande professor Jan Jonsson Institutionen för data- och informationsteknik Chalmers tekniska högskola Aritmetik i digitala system Grindnät för addition: Vi
Läs merF5 Introduktion till digitalteknik
Exklusiv eller XOR F5 Introduktion till digitalteknik EDAA05 Roger Henriksson Jonas Wisbrant På övning 2 stötte ni på uttrycket x = (a b) ( a b) som kan utläsas antingen a eller b, men inte både a och
Läs merDesign av mindre digitala system. Föreläsning Digitalteknik, TSEA52 Mattias Krysander Institutionen för systemteknik
Design av mindre digitala system Föreläsning Digitalteknik, TSEA52 Mattias Krysander Institutionen för systemteknik 2 Dagens föreläsning Kursinformation för HT2. Digitaltekniska byggblock Introduktion
Läs merIE1204/5 Digital Design typtenta
IE1204/5 Digital Design typtenta Del A1 tio korta Analys-uppgifter 1p totalt 10p Rättas bara Rätt/Fel! Observera minst 6p på A1 om vi ska rätta vidare! Del A2 två Metodikuppgifter om totalt 10p. Rättas
Läs merFörsättsblad till skriftlig tentamen vid Linköpings universitet
Försättsblad till skriftlig tentamen vid Linköpings universitet Datum för tentamen 08-03-3 Sal (5) Tid 8- Kurskod TSEA Provkod TEN Kursnamn/benämning Provnamn/benämning Institution Antal uppgifter som
Läs merTentamen i Digital Design
Kungliga Tekniska Högskolan Tentamen i Digital Design Kursnummer : Kursansvarig: 2B56 :e fo ingenjör Lars Hellberg tel 79 7795 Datum: 27-5-25 Tid: Kl 4. - 9. Tentamen rättad 27-6-5 Klagotiden utgår: 27-6-29
Läs merTentamen IE Digital Design Måndag 23/
Tentamen IE104-5 Digital Design Måndag 3/10 017 14.00-18.00 Allmän information ( TCOMK, Ask for an english version of this exam if needed ) Examinator: Ingo Sander. Ansvarig lärare: Kista, William Sandqvist
Läs merOmtentamen med lösningar i IE1204/5 Digital Design Fredag 10/
Omtentamen med lösningar i IE24/5 Digital Design Fredag /4 25 8.-2. Allmän information Examinator: Ingo Sander. Ansvarig lärare: William Sandvist, tel 8-794487 / Fredrik Jonsson Tentamensuppgifterna behöver
Läs merDigitala elektroniksystem
Digitala elektroniksystem Professor Per Larsson-Edefors perla@chalmers.se Digital- och datorteknik, 081126, Per Larsson-Edefors Sida 1 Konstruktionsalternativ Kretskort med diskreta standardkomponenter
Läs merTenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2009-08-28 Skrivtid 9.00-13.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng inkl bonus Jourhavande lärare Per Lindgren Tel 070 376 8150 Tillåtna
Läs merLösningsföslag till Exempel på tentamensuppgifter i Digitalteknik I
Lösningsföslag till Exempel på tentamensuppgifter i Digitalteknik I Flervalsfrågor. A 2. C 3. B 4. D 5. A 6. B 7. C 8. D 9. C 0. B. B 2. C 3. A 4. C 5. A Problemuppgifter. Uttryckt i decimal form: A=28+32+8
Läs merIE1205 Digital Design: F8: Minneselement: Latchar och Vippor. Räknare
IE1205 Digital Design: F8: Minneselement: Latchar och Vippor. Räknare Sekvensiella System a(t) f(a(t)) Ett sekvensiellt system har ett inbyggt minne - utsignalen beror därför BÅDE av insignalens NUVARANDE
Läs merIE1204/5 Digital Design typtenta
IE1204/5 Digital Design typtenta Del A1 tio korta Analys-uppgifter 1p totalt 10p Rättas bara Rätt/Fel! Observera minst 6p på A1 om vi ska rätta vidare! Del A2 två Metodikuppgifter om totalt 10p. Rättas
Läs merTentamen i IE Digital Design Fredag 21/
Tentamen i IE204-5 Digital Design Fredag 2/0 206 09.00-3.00 Allmän information (TCOMK, Ask for an english version of this exam if needed) Examinator: Ingo Sander. Ansvarig lärare: Kista, William Sandqvist
Läs merTentamen. TSEA22 Digitalteknik 5 juni, 2015, kl
Tentamen TSEA22 Digitalteknik 5 juni, 2015, kl. 08.00-12.00 Tillåtna hjälpmedel: Inga. Ansvarig lärare: Mattias Krysander Visning av skrivningen sker mellan 10.00-10.30 den 22 juni på Datorteknik. Totalt
Läs merDIGITALTEKNIK I. Laboration DE2. Sekvensnät och sekvenskretsar
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Håkan Joëlson, John Berge 203 DIGITALTEKNIK I Laboration DE2 Sekvensnät och sekvenskretsar Namn... Personnummer... Epost-adress... Datum för
Läs mer(2B1560, 6B2911) HT08
Royal Institute of Technology, KTH, Kista School of Information and Communication Technology, ICT Department of Electronics, Computer and Software, ECS Digital Design, IE1204 (2B1560, 6B2911) HT08 OBS!
Läs merLunds Universitet LTH Ingenjörshögskolan IDa1, IEa1 Helsingborg. Laboration nr 4 i digitala system ht-15. Ett sekvensnät. grupp. namn.
Lunds Universitet LTH Ingenjörshögskolan IDa1, IEa1 Helsingborg Laboration nr 4 i digitala system ht-15 Ett sekvensnät.. grupp.. namn. godkänd Laborationens syfte: att ge grundläggande kunskaper i att
Läs merÖversikt, kursinnehåll
Översikt, kursinnehåll Specifikation av digitala funktioner och system Digitala byggelement Kombinatoriska system Digital Aritmetik Synkrona system och tillståndsmaskiner Asynkrona system och tillståndsmaskiner
Läs merLEJON LABORATION3. Laborationens syfte
LABORATION3 LEJON Laborationens syfte Syftet med laborationen är dels att lära känna laborationsutrustningen och dels att få en uppfattning om hur en digital konstruktion är uppbyggd, i detta fallet med
Läs merStruktur: Elektroteknik A. Digitalteknik 3p, vt 01. F1: Introduktion. Motivation och målsättning för kurserna i digital elektronik
Digitalteknik 3p, vt 01 Struktur: Elektroteknik A Kurslitteratur: "A First Course in Digital Systems Design - An Integrated Approach" Antal föreläsningar: 11 (2h) Antal laborationer: 4 (4h) Examinationsform:
Läs merLABORATION DATORKONSTRUKTION TSEA83 UART. Namn och personnummer. Version: 1.0 2013 (OS)
LABORATION DATORKONSTRUKTION TSEA83 UART Version: 1.0 2013 (OS) Namn och personnummer Godkänd 1 blank sida 2 Innehåll 1 Inledning 5 1.1 Syfte................................. 5 1.2 Förberedelser............................
Läs merProgrammerbar logik och VHDL. Föreläsning 4
Programmerbar logik och VHDL Föreläsning 4 Förra gången Strukturell VHDL Simulering med ISim Strukturell VHDL Simulering test_bench specificerar stimuli Simulatorn övervakar alla signaler, virtuell logik-analysator
Läs merIntroduktion till xdigiflex-simulatorn
Introduktion till xdigiflex-simulatorn Installera simulatorprogrammet xdigiflex om detta inte är gjort tidigare. (Det finns en länk till ett installationsprogram på kurshemsidan.) Starta sedan xdigiflex!
Läs merKOMBINATORISKA FUNKTIONER...1
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Lars Wållberg Håkan Joëlson 2002-10-10 v 1.4 Elektronik DIGITALTEKNIK Grunderna i VHDL Innehåll Inledning...1 KOMBINATORISKA FUNKTIONER...1
Läs merOmtentamen med lösningar IE Digital Design Måndag 14/
Omtentamen med lösningar IE204-5 Digital Design Måndag 4/3 26 4.-8. Allmän information ( TCOMK, Ask for an english version of this exam if needed Examinator: Ingo Sander. Ansvarig lärare: Kista, William
Läs merIE1205 Digital Design: F9: Synkrona tillståndsautomater
IE25 Digital Design: F9: Synkrona tillståndsautomater Moore och Mealy automater F8 introducerade vippor och vi konstruerade räknare, skift-register etc. F9-F skall vi titta på hur generella tillståndsmaskiner
Läs merVHDL testbänk. Mall-programmets funktion. Låset öppnas när tangenten 1 trycks ned och sedan släpps. William Sandqvist
VHDL testbänk Mall-programmets funktion Låset öppnas när tangenten 1 trycks ned och sedan släpps. Keypad och Statecounter Bra val av datatyper gör koden självförklarande! K: in std_logic_vector(1 to 3);
Läs merMinnet. Minne. Minns Man Minnet? Aktivera Kursens mål: LV3 Fo7. RAM-minnen: ROM PROM FLASH RWM. Primärminnen Sekundärminne Blockminne. Ext 15.
Aktivera Kursens mål: LV3 Fo7 Konstruera en dator mha grindar och programmera denna Aktivera Förra veckans mål: Konstruktruera olika kombinatoriska nät som ingår i en dator. Studera hur addition/subtraktion
Läs merIE1205 Digital Design: F11: Programmerbar Logik, VHDL för Sekvensnät
IE1205 Digital Design: F11: Programmerbar Logik, VHDL för Sekvensnät Programmable Logic Devices Under 1970-talet introducerades programmerbara logiska kretsar som betecknas programmable logic device (PLD)
Läs merTenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2010-06-01 Skrivtid 9.00-14.00 (5 timmar) Maximalt resultat 50 poäng Godkänt resultat 25 poäng inkl bonus Jourhavande lärare Per Lindgren Tel 070 376
Läs merTentamen i Digitalteknik TSEA22
Tentamen i Digitalteknik TSEA22 Datum för tentamen 100601 Sal TERC,TER2 Tid 14-18 Kurskod TSEA22 Provkod TEN 1 Kursnamn Digitalteknik Institution ISY Antal uppgifter 5 Antal sidor 5 Jour/Kursansvarig Olle
Läs merVHDL3. Angående buffer
VHDL3 Repetition buffer, record, loop kombinaoriska processer Varning latchar, hasard uprogcpu VHDL-kod för mikromaskin med hämtfas Minnen i FGPA Distributed RAM (LUT) Block-RAM 3-portars registerfil pipecpu
Läs merF5 Introduktion till digitalteknik
George Boole och paraplyet F5 Introduktion till digitalteknik EDAA05 Roger Henriksson Jonas Wisbrant p = b! (s " r) George Boole (1815-1864) Professor i Matematik, Queens College, Cork, Irland 2 Exklusiv
Läs merDigital- och datorteknik
Digital- och datorteknik Föreläsning #13 Biträdande professor Jan Jonsson Institutionen för data- och informationsteknik Chalmers tekniska högskola Vad kännetecknar en tillståndsmaskin? En synkron tillståndsmaskin
Läs mer