-c wc. Pre- Next state Out- Vi ser att tillstånden är redan sorterade i grupper med olika utsignaler,
|
|
- Emilia Ek
- för 5 år sedan
- Visningar:
Transkript
1 9.17 Vi översätter beskrivningen till ett flödesdiagram, Figur E9.17a -c -c z=1 E A z=1 E A z=0 z=0 z=0 D z=0 D Figur E9.17a Flödesdiagram B z=0 B z=0 C z=0 C z=0 som vi i sin tur översätter till en flödestabell, Figur E9.17b. sent put Pre- Next state Out- Vi ser att tillstånden är redan sorterade i grupper med olika utsignaler, state z A A* B D - 0 bara tillstånd E har avvikande utsignal. Vi ser också att vi kan vi har B A B* - C 0 inga tillstånd med stabila tillstånd C - B D C* 0 och don t care-tillstånd i samma positioner. Vad vi kan göra är att se om D A - D* E 0 E A E* D E* 1 vi kan slå ihop några rader utan att Figur E9.17b Flödestabell deras innehåll kommer i konflikt med varandra. Ur flödestabellen så får vi sammanfogningsdiagrammet (merging diagram) i Figur E9.17c och kan slå samman tillstånd A, B och C. Figur E9.17c Sammanfogningsdiagram Sida 1
2 Vi får den reducerade flödestabellen i Figur E9.17d Vi ger de olika vägarna till stabila tillstånd nummer och får Figur E9.17e. Från denna tabell kan vi rita translationsgraf, Figur E9.17f Figur E9.17d Flödestabell Present Next state Output state z A A* A* D A* 0 D A - D* E 0 E A E* D E* 1 Present Next state Output state z A 1* 2* 4 3* 0 D 1-4* 6 0 E 1 5* 4 6* 1 Figur E9.17e Reducerad flödestabell Tre tillstånd bör vi kunna koda med hjälp av två tillståndsvariabler. Vi ser dock att vi har övergångar mellan alla tillstånd vilket betyder att vi inte har någon hasardfri tillståndskodning där bara en variabel i taget får slå om. Låt oss se om vi kan ändra flödestabellen utan att ändr funktionen. Det ser ut att vara enklast att göra något åt den övergång som sker bara i en situation, dvs övergången rån E till A. Vi kan göra så att vi låter övergången från E i stället gå till D och då detta inte är ett stabilt tillstånd så går vi direkt över till tillstånd A som vi önskar. Vi får den nya translationsgrafen, Figur E9.17g ochden nya flödestabellen, Figur E9.17h Figur E9.17f Translationsgraf Figur E9.17g Translationsgraf Sida 2
3 Låt oss ge tillstånden kodning. Då vi har två tilståndsbitar så har vi fyra koder att välja bland men vi kan inte välja fritt eftersom vi måste undvika övergångarna 01, 10 och 00, 11. Låt oss välja kodningarna 00, 01 och 10 med 00 i mitten dvs i tillstånd D. Vi får flödestabellen Figur E9.17i Present Next state Output state z A A* A* D A* 0 D A - D* E 0 E D E* D E* 1 Figur E9.17d Flödestabell Present state Next state Output y 1 y 0 Y 1 Y 0 Y 1 Y 0 Y 1 Y 0 Y 1 Y 0 z Figur E9.17i Reducerad flödestabell med tilståndskodning Här får vi vara försiktig Present Next state Output så att inte don t care state positionen ställer till något om vi optimerar fel. Vi definierar denna y 1 y 0 Y 1 Y 0 Y 1 Y 0 Y 1 Y 0 Y 1 Y 0 z position genom att låta tillståndsmaskinen stanna i sitt tillstånd om vi får detta villkor. Vi Figur E9.17i Reducerad flödestabell med tilståndskodning fr flödestabellen i Figur E9.17j. Vi använder Karnaughdiagram för att ta fram våra logiska uttryck Figur E9.17k Karnaughdiagram för Y 1 Figur E9.17l Karnaughdiagram för Y 0 Sida 3
4 Y 1 = c y1 y0 + w c y0 Y 0 = c y1 y0 + w y1 y0 + w y1 y0 z = y 1 Figur E9.17m Karnaughdiagram för z Och vi får kopplingen i Figur E9.17m Figur E9.17n Realiserad koppling Sida 4
5 Vi kan också tänka oss att använda oss av en Mealymodell vilket betyder att vi har möjlighet att slå samman tillstånd med olika utsignal. Låt oss se på vår flödestabell, Figur E9.17b som vi upprepar i Figur E9.17o. Vi ser att vi för en Mealymodell har några fler möjligheter som inte fanns i Mooremodellen. Vi får sammanfogningsdiagrammet i Figur E9.17p där vi ser att vi förutom att slå samman tillstånden A, B och C även kan slå samman tillstånden D och E. Vilket gör att vi bara får två tillstånd men vår reducerade flödestabell måste kompletteras med kollumner som indikerar att utsignalen styrs av insignalerna och inte bara i vilket tillstånd vi befinner oss. Output Present Next state state z A A* B D - 0 B A B* - C 0 C - B D C* 0 D A - D* E 0 E A E* D E* 1 Figur E9.17o Flödestabell Present Next state Output z state A A* A* D A* D A D* D* D Figur E9.17p Sammanfogningsdiagram Vi får den reducerade flödestabellen Figur E9.17q. Då det bara återstår två tillstånd så innebär detta att vi klarar oss med ett enda logiskt uttryck för att beskriva tillståndet och dessutom behöver vi ett logiskt villkor för vår utsignal. Vi skriver om den reducerade tillståndstabellen och tillståndskodar genom att ersätta A och D med logiska värden, Figur E9.17q Figur E9.17q reducerad flödestabell Present Next state, Y Output z state, y * 0* 1 0* * 1* Tabell E9.17r Reducerad flödestabell med tillståndskodning Vi kan bestämma de logiska uttrycken med hjälp av Karnaughdiagram Sida 5
6 Figur E9.17s Karnaughdiagram för Y Figur E9.17t Karnaughdiagram för z Y = w c + w y + c y z = c y Vi får kopplingen i Figur E9.17t Låt oss skriva VHDL-kod för de fyre tillståndsnmaskinerna. Koden kan skrivas som en beteendemässig eller en strukturell modell. I det första fallet beskriver vi funktionen medan vi i det andra fallet beskriver logiken. Vi får först för den beteendemässiga Mooremaskinen -- ex9_17_moore_beh.vhdl LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY ex9_17_moore_beh IS PORT(Resetn,w,c:IN STD_LOGIC; z :OUT STD_LOGIC); END ex9_17_moore_beh; ARCHITECTURE arch_ex9_17_moore_beh OF ex9_17_moore_beh IS TYPE state_type IS (A,D,E); SIGNAL state:state_type; PROCESS(w,c,Resetn) Sida 6
7 IF Resetn='0' THEN state <= A; CASE state IS IF (w='1' AND c='0') THEN state <= D; state <= A; WHEN D => IF (w='0' AND c = '0') THEN state <= A; ELSIF (w='1' AND c = '1') THEN state <= E; state <= D; WHEN E => IF (w='0' AND c = '0') THEN state <= A; ELSIF (w='1' AND c = '0') THEN state <= D; state <= E; END CASE; PROCESS(state) CASE state IS z <= '0'; WHEN D => z <= '0'; WHEN E => z <= '1'; END CASE; END arch_ex9_17_moore_beh; och för den beteendemässiga Mealymaskinen får vi Sida 7
8 -- ex8_17_mealy_beh.vhdl LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY ex9_17_mealy_beh IS PORT(Resetn,w,c:IN STD_LOGIC; z :OUT STD_LOGIC); END ex9_17_mealy; ARCHITECTURE arch_ex9_17_mealy_beh OF ex9_17_mealy_beh IS TYPE state_type IS (A,B); SIGNAL state:state_type; PROCESS(w,c,Resetn) IF Resetn='0' THEN state <= A; CASE state IS IF (w='1' AND c='0') THEN state <= B; state <= A; WHEN B => IF (w='0' AND c = '0') THEN state <= A; state <= B; END CASE; PROCESS(state,w,c) CASE state IS z <= '0'; WHEN B => IF c='1' THEN z <= '1'; z <= '0'; Sida 8
9 END CASE; END arch_ex9_17_mealy_beh; och vi skriver en do-fil för simulering i Modelsim. Vi kan använda samma simuleringsfil för bådea beteendemässiga modeller -- ex9_17_moore_or_mealy_beh.do restart -f -nowave view signals wave add wave Resetn w c state z force c 0 0, 1 50ns -repeat 100ns force c 0 force Resetn 0 run 225ns force Resetn 1 force w 1 run 500ns run 200ns force w 1 run 250ns run 200ns Låt oss nu skriva VHDL-kod för den strukturella Mooremaskinen -- ex9_17_moore_struct.vhdl LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY ex9_17_moore_struct IS PORT(Resetn,w,c:IN STD_LOGIC; z :OUT STD_LOGIC); END ex9_17_moore_struct; ARCHITECTURE arch_ex9_17_moore_struct OF ex9_17_moore_struct IS SIGNAL Y_signal:std_logic_vector(1 DOWNTO 0); Y_signal(1) <= '0' WHEN resetn = '0' (w AND c AND NOT(Y_signal(0))) OR (c AND Y_signal(1) AND NOT(Y_signal(0))); Y_signal(0) <= '0' WHEN resetn = '0' (c AND NOT(Y_signal(1)) AND Sida 9
10 Y_signal(0)) OR (NOT(w) AND NOT(Y_signal(1)) AND Y_signal(0)) OR (NOT(w) AND NOT(Y_signal(1)) AND NOT(Y_signal(0))); z <= Y_signal(1); END arch_ex9_17_moore_struct; Och vi får för den strukturella Mealymodellen -- ex9_17_mealy_struct.vhdl LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY ex9_17_mealy_struct IS PORT(Resetn,w,c:IN STD_LOGIC; z :OUT STD_LOGIC); END ex9_17_mealy_struct; ARCHITECTURE arch_ex9_17_mealy_struct OF ex9_17_mealy_struct IS SIGNAL Y_signal:std_logic; Y_signal <= '0' WHEN resetn = '0' (w AND NOT(c)) OR (w AND Y_signal) OR (c AND Y_signal); z <= c AND Y_signal; END arch_ex9_17_mealy_struct; Vi kan använda samma do-fil för att simulera de tcå strukturella modellerna även om Y_signal i det ena fallet är en vektor och i det andra en enda signal -- ex9_17_moore_or_mealy_struct.do restart -f -nowave view signals wave add wave Resetn w c Y_signal z force c 0 0, 1 50ns -repeat 100ns force c 0 force Resetn 0 run 225ns force Resetn 1 force w 1 run 500ns run 200ns Sida 10
11 force w 1 run 250ns run 200ns Vi kan också lägga in de fyra tillståndsmaskinerna i samma VHDL-fil för att kunna jämföra utsignalerna men då måste vi göra några små ändringar för att skilja de två tillståndsmaskinerna åt. Vi måste införa olika signalnamn. Vi får -- ex9_17.vhdl LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY ex9_17 IS PORT(Resetn,w,c:IN STD_LOGIC; z_moore_beh,z_mealy_beh,z_moore_struct, z_mealy_struct:out STD_LOGIC); END ex9_17; ARCHITECTURE arch_ex9_17 OF ex9_17 IS -- Moore beteende TYPE state_moore_beh_type IS (A,D,E); SIGNAL state_moore_beh:state_moore_beh_type; TYPE state_mealy_beh_type IS (A,B); -- Mealy beteende SIGNAL state_mealy_beh:state_mealy_beh_type; -- Moore struct SIGNAL Y_Moore_struct:std_logic_vector(1 DOWNTO 0); -- Mealy struct SIGNAL Y_Mealy_struct:std_logic; Moore_beteende_process: PROCESS(w,c,Resetn) IF Resetn='0' THEN state_moore_beh <= A; CASE state_moore_beh IS IF (w='1' AND c='0') THEN state_moore_beh <= D; state_moore_beh <= A; WHEN D => IF (w='0' AND c = '0') THEN Sida 11
12 state_moore_beh <= A; ELSIF (w='1' AND c = '1') THEN state_moore_beh <= E; state_moore_beh <= D; WHEN E => IF (w='0' AND c = '0') THEN state_moore_beh <= A; ELSIF (w='1' AND c = '0') THEN state_moore_beh <= D; state_moore_beh <= E; END CASE; z_moore_beteende_process: PROCESS(state_Moore_beh) CASE state_moore_beh IS z_moore_beh <= '0'; WHEN D => z_moore_beh <= '0'; WHEN E => z_moore_beh <= '1'; END CASE; Mealy_beteende_process: PROCESS(w,c,Resetn) IF Resetn='0' THEN state_mealy_beh <= A; CASE state_mealy_beh IS IF (w='1' AND c='0') THEN state_mealy_beh <= B; state_mealy_beh <= A; WHEN B => IF (w='0' AND c = '0') THEN state_mealy_beh <= A; Sida 12
13 state_mealy_beh <= B; END CASE; z_mealy_beteende_process: PROCESS(state_Mealy_beh,w,c) CASE state_mealy_beh IS z_mealy_beh <= '0'; WHEN B => IF c='1' THEN z_mealy_beh <= '1'; z_mealy_beh <= '0'; END CASE; --Moore struct Y_Moore_struct(1) <= '0' WHEN resetn = '0' (w AND c AND NOT(Y_Moore_struct(0))) OR (c AND Y_Moore_struct(1) AND NOT(Y_Moore_struct(0))); Y_Moore_struct(0) <= '0' WHEN resetn = '0' (w AND c AND Y_Moore_struct(0)) OR (c AND NOT(Y_Moore_struct(1)) AND Y_Moore_struct(0)) OR (NOT(w) AND NOT(c) AND NOT(Y_Moore_struct(1))); z_moore_struct <= Y_Moore_struct(1); --Mealy struct Y_Mealy_struct <= '0' WHEN resetn = '0' (w AND NOT(c)) OR (w AND Y_Mealy_struct) OR (c AND Y_Mealy_struct); z_mealy_struct <= c AND Y_Mealy_struct; END arch_ex9_17; Vi får också göra några små ändringar i do-filen -- ex9_17.do Sida 13
14 restart -f -nowave view signals wave add wave Resetn w c state_moore_beh state_mealy_beh Y_Moore_struct Y_Mealy_struct z_moore_beh z_mealy_beh z_moore_struct z_mealy_struct force c 0 0, 1 50ns -repeat 100ns force c 0 force Resetn 0 run 225ns force Resetn 1 force w 1 run 500ns run 200ns force w 1 run 250ns run 200ns Då vi simulerar filen så kommer vi att se att vi inte får exakt samma tidsförlopp i de fyra fallen Sida 14
Exempel 9.3. Present. Output. w w Next state
9.3 Vi skriver en tillståndstabell och börjar med att dela in i grupper med olika utsignal, dvs nolla respektive etta. I tabellen markerar asterisker (*) stabila tillstånd. Vi kompletterar alltså Figur
Läs merSimulering med ModelSim En kort introduktion
Linköpings universitet Institutionen för systemteknik Laborationer i digitalteknik Datorteknik 2018 Simulering med ModelSim En kort introduktion TSEA22 Digitalteknik D TSEA51 Digitalteknik Y TSEA52 Digitalteknik
Läs merVHDL och laborationer i digitalteknik
V:1.1 VHDL och laborationer i digitalteknik Vid laborationskursen i digitalteknik används VHDL till alla laborationerna utom den första. VHDL är ett stort språk och enbart en liten del av språket behövs
Läs merDESIGN AV SEKVENTIELL LOGIK
DESIGN AV SEKVENTIELL LOGIK Innehåll Timing i synkrona nätverk Synkrona processer i VHDL VHDL-kod som introducerar vippor (flip-flops) och latchar Initiering av register Mealy- och Moore-maskiner i VHDL
Läs merIE1205 Digital Design: F9: Synkrona tillståndsautomater
IE25 Digital Design: F9: Synkrona tillståndsautomater Moore och Mealy automater F8 introducerade vippor och vi konstruerade räknare, skift-register etc. F9-F skall vi titta på hur generella tillståndsmaskiner
Läs merDigitalteknik 7.5 hp distans: 5.1 Generella sekvenskretsar 5.1.1
Digitalteknik 7.5 hp distans: 5.1 Generella sekvenskretsar 5.1.1 Från Wikipedia: Sekvensnät Ett sekvensnäts utgångsvärde beror inte bara på indata, utan även i vilken ordning datan kommer (dess sekvens).
Läs merLaboration D184. ELEKTRONIK Digitalteknik. Sekvensnät beskrivna med VHDL och realiserade med PLD
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Lars Wållberg/Dan Weinehall/ Håkan Joëlson 2010-05-06 v 1.7 ELEKTRONIK Digitalteknik Laboration D184 Sekvensnät beskrivna med VHDL och realiserade
Läs merstd_logic & std_logic_vector
VHDL VHDL - Very high speed integrated circuit Hardware Description Language VHDL är ett komplext språk, avsett för att beskriva digitala system på olika abstraktionsnivåer (beteende- och strukturmässigt).
Läs merLaboration D159. Sekvensnät beskrivna med VHDL och realiserade med PLD. Namn: Datum: Epostadr: Kurs:
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Lars Wållberg/Håkan Joëlson 2001-03-01 v 1.5 ELEKTRONIK Digitalteknik Laboration D159 Sekvensnät beskrivna med VHDL och realiserade med PLD
Läs merVHDL testbänk. Mall-programmets funktion. Låset öppnas när tangenten 1 trycks ned och sedan släpps. William Sandqvist
VHDL testbänk Mall-programmets funktion Låset öppnas när tangenten 1 trycks ned och sedan släpps. Keypad och Statecounter Bra val av datatyper gör koden självförklarande! K: in std_logic_vector(1 to 3);
Läs merD2 och E3. EDA321 Digitalteknik-syntes. Fredag den 13 januari 2012, fm i M-salarna
EDA321 Digitalteknik-syntes D2 och E3 GU DIT795 Tentamen (EDA321-0205) Fredag den 13 januari 2012, fm i M-salarna Examinator Arne Linde, tel. 772 1683 Tillåtna hjälpmedel Inga hjälpmedel tillåtna. Detta
Läs merProgrammerbara kretsar och VHDL 2. Föreläsning 10 Digitalteknik, TSEA22 Oscar Gustafsson Institutionen för systemteknik
Programmerbara kretsar och VHDL 2 Föreläsning 10 Digitalteknik, TSEA22 Oscar Gustafsson Institutionen för systemteknik 2 Dagens föreläsning Programmerbara kretsar igen Mer om processer Egna typer Använda
Läs merChalmers ekniska Högskola Institutionen för Data- och Informationsteknik. EDA 321 Digitalteknik syntes Laboration 2 - VHDL
Chalmers ekniska Högskola Institutionen för Data- och Informationsteknik EDA 321 Digitalteknik syntes 2011-2012 Laboration 2 - VHDL 1. Enkelt sekvensnät 2. Trafikräknare i VHDL 3. Syntes av VHDL-kod Namn
Läs merDigital elektronik CL0090
Digital elektronik CL9 Föreläsning 5 27-2-2 8.5 2. Naxos Demonstration av uartus programvara. Genomgång av uartus flödesschema. Detta dokument finns på kurshemsidan. http://www.idt.mdh.se/kurser/cl9/ VHDL-kod
Läs merOmtentamen IE Digital Design Måndag 14/
Omtentamen IE204-5 Digital Design Måndag 4/3 206 4.00-8.00 Allmän information ( TCOMK, Ask for an english version of this exam if needed ) Examinator: Ingo Sander. Ansvarig lärare: Kista, William Sandqvist
Läs merTentamen i IE1204/5 Digital Design Torsdag 29/
Tentamen i IE1204/5 Digital Design Torsdag 29/10 2015 9.00-13.00 Allmän information ( TCOMK, Ask for an english version of this exam if needed ) Examinator: Ingo Sander. Ansvarig lärare: William Sandqvist
Läs merStrukturell VHDL. Grundläggande kunskaper om. och TESTBÄDD. UMEÅ UNIVERSITET Tillämpad fysik och elektronik Lars Wållberg ver 1.
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Lars Wållberg 2005-01-01 ver 1.0 Grundläggande kunskaper om Strukturell VHDL och TESTBÄDD Innehållsförteckning. sid Strukturbeskrivning 2 Digitalkonstruktionen
Läs merTentamen i IE1204/5 Digital Design måndagen den 15/
Tentamen i IE1204/5 Digital Design måndagen den 15/10 2012 9.00-13.00 Allmän information Examinator: Ingo Sander. Ansvarig lärare: William Sandqvist, tel 08-790 4487 (Kista IE1204), Tentamensuppgifterna
Läs merKonstruktionsmetodik för sekvenskretsar
Konstruktionsmetodik för sekvenskretsar Digitalteknik Föreläsning 7 Mattias Krysander Institutionen för systemteknik Dagens föreläsning Inför laboration 2 Synkronisering av insignaler Asynkrona ingångar
Läs merDigitalteknik, fortsättningskurs Föreläsning VHDL Very High Speed Integrated Circuit Hardware Description Language
1 Digitalteknik, fortsättningskurs Föreläsning 2-2012 VHDL Very High Speed Integrated Circuit Hardware Description Language VHDL = VHSIC Hardware Description Language VHSIC = Very High Speed Integrated
Läs merTentamen i Digitala system - EITA15 15hp varav denna tentamen 4,5hp
Tentamen i Digitala system - EITA15 15hp varav denna tentamen 4,5hp Institutionen för elektro- och informationsteknik Campus Helsingborg, LTH 2018-01-09 8.00-13.00 (förlängd 14.00) Uppgifterna i tentamen
Läs merSekvensnät Som Du kommer ihåg
Sekvensnät Som Du kommer ihåg Designmetodik Grundläggande designmetodik för tillståndsmaskiner. 1. Analysera specifikationen för kretsen 2. Skapa tillståndsdiagram 3. Ställ upp tillståndstabellen 4. Minimera
Läs merKALKYLATOR LABORATION4. Laborationens syfte
LABORATION4 KALKYLATOR Laborationens syfte I denna laboration ska en enkel kalkylator konstrueras med hjälp av VHDL och utvecklingsverktyget Vivado från Xilinx. Hårdvaran realiseras på det redan bekanta
Läs merTentamen i IE1204/5 Digital Design onsdagen den 5/
Tentamen i IE1204/5 Digital Design onsdagen den 5/6 2013 9.00-13.00 Tentamensfrågor med lösningsförslag Allmän information Examinator: Ingo Sander. Ansvarig lärare: William Sandqvist, tel 08-790 4487 (Kista
Läs merSimulering med ModelSim En kort introduktion
Linköpings universitet Institutionen för systemteknik Laborationer i digitalteknik Datorteknik 2017 Simulering med ModelSim En kort introduktion TSEA22 Digitalteknik D Linköpings universitet SE-581 83
Läs merKonstruktionsmetodik för sekvenskretsar. Föreläsning 7 Digitalteknik, TSEA22 Mattias Krysander Institutionen för systemteknik
Konstruktionsmetodik för sekvenskretsar Föreläsning 7 Digitalteknik, TSEA22 Mattias Krysander Institutionen för systemteknik 2 Dagens föreläsning Initiering av starttillstånd Programmerbar logik Syntesflödet
Läs merTentamen i IE1204/5 Digital Design onsdagen den 5/
Tentamen i IE1204/5 Digital Design onsdagen den 5/6 2013 9.00-13.00 Allmän information Exaator: Ingo Sander. Ansvarig lärare: William Sandqvist, tel 08-790 4487 (Kista IE1204) Tentamensuppgifterna behöver
Läs merProgrammerbar logik (PLD) Programmeringsspråket VHDL Kombinatoriska funktioner i VHDL för PLD Sekvensfunktioner i VHDL för PLD
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Håkan Joëlson 2003-09-15 v 2.1 DIGITALTEKNIK Laboration D163 Programmerbar logik (PLD) Programmeringsspråket VHDL Kombinatoriska funktioner
Läs merLAB VHDL-programmering
LAB VHDL-programmering Med ett breakoutboard kan man använda kopplingsdäck till komponenter som egentligen är avsedda för ytmontering på kretskort. Man kan enkelt prova olika kopplingar. På så sätt använder
Läs merGRUNDER I VHDL. Innehåll. Komponentmodell Kodmodell Entity Architecture Identifierare och objekt Operationer för jämförelse
GRUNDER I VHDL Innehåll Komponentmodell Kodmodell Entity Architecture Identifierare och objekt Operationer för jämförelse KOMPONENTMODELL Modell för att beskriva komponenter Externt interface Intern funktion
Läs merVHDL 1. Programmerbara kretsar
VHDL 1 Programmerbara kretsar CPLD FPGA VHDL Kombinatorik with-select-when when-else Sekvensnät process case if-then-else Programmerbara kretsar PLD = programmable logic device CPLD = complex PLD, i princip
Läs merDIGITALTEKNIK. Laboration D172
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Håkan Joëlson 2006-02-24 v 1.2 DIGITALTEKNIK Laboration D172 Programmerbar logik (PLD) Programmeringsspråket VHDL Kombinatoriska funktioner
Läs merAsynkrona sekvensmaskiner
Asynkrona sekvensmaskiner En asynkron sekvensmaskin är en sekvensmaskin utan vippor Asynkrona sekvensmaskiner bygger på återkopplade kombinatoriska grindnätverk Vid analys antar man: Endast EN signal i
Läs merTentamen i Digitala system - EDI610 15hp varav denna tentamen 4,5hp
Tentamen i Digitala system - EDI610 15hp varav denna tentamen 4,5hp Institutionen för elektro- och informationsteknik Campus Helsingborg, LTH 2016-12-22 8.00-13.00 Uppgifterna i tentamen ger totalt 60
Läs merTentamen med lösningar i IE1204/5 Digital Design Torsdag 29/
Tentamen med lösningar i IE4/5 Digital Design Torsdag 9/ 5 9.-. Allmän information Examinator: Ingo Sander. Ansvarig lärare: William Sandvist tel 8-794487 Tentamensuppgifterna behöver inte återlämnas när
Läs merSea-Doo SPARK. Modellernas serienummer: Produkt: Vattenskoter Märke: Sea-Doo Spark 2014 Beslut
Produkt: Vattenskoter Märke: Sea-Doo Spark 2014 Beslut 2014-08-06 Sea-Doo SPARK Vattenskoterns brister: Styrkolonnen/styrstången kan ha tillverkningsfel och kan brista under hårda körförhållanden. Risknivå:
Läs merTenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2008-08-29 Skrivtid 9.00-13.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng inkl bonus Jourhavande lärare Johan Eriksson Tel 070 589 7911 Tillåtna
Läs merIE1204 Digital Design
IE204 Digital Design F F3 F2 F4 Ö Booles algebra, Grindar MOS-teknologi, minimering F5 F6 Ö2 Aritmetik Ö3 KK LAB Kombinatoriska kretsar F7 F8 Ö4 F9 Ö5 Multiplexor KK2 LAB2 Låskretsar, vippor, FSM F0 F
Läs merProgrammerbara kretsar och VHDL. Föreläsning 9 Digitalteknik Mattias Krysander Institutionen för systemteknik
Programmerbara kretsar och VHDL Föreläsning 9 Digitalteknik Mattias Krysander Institutionen för systemteknik Kursinformation Lektion 7 : Datorlektion i Modelsim+VHDL Lab 3 : Programmerbara kretsar och
Läs merHjälpmedel: Appendix A. VHDL-syntax. (bifogas detta prov) Appendix B.2. IEEE-package (bifogas detta prov)
7HQWDPHQL.XQGDQSDVVDGHNUHWVDUI U(P Datum: 991012 Tid: 8.00-13.00 Lokal: E138 Hjälpmedel: Appendix A. VHDL-syntax. (bifogas detta prov) Appendix B.2. IEEE-package (bifogas detta prov) Vid eventuella frågor
Läs merProgrammerbar logik och VHDL. Föreläsning 4
Programmerbar logik och VHDL Föreläsning 4 Förra gången Strukturell VHDL Simulering med ISim Strukturell VHDL Simulering test_bench specificerar stimuli Simulatorn övervakar alla signaler, virtuell logik-analysator
Läs merTentamen IE Digital Design Fredag 13/
Tentamen IE204-5 Digital Design Fredag / 207 08.00-2.00 Allmän information ( TCOMK, Ask for an english version of this exam if needed ) Examinator: Ingo Sander. Ansvarig lärare: Kista, William Sandqvist
Läs merOmtentamen med lösningar i IE1204/5 Digital Design Fredag 10/
Omtentamen med lösningar i IE24/5 Digital Design Fredag /4 25 8.-2. Allmän information Examinator: Ingo Sander. Ansvarig lärare: William Sandvist, tel 8-794487 / Fredrik Jonsson Tentamensuppgifterna behöver
Läs merSekvensnät i VHDL del 2
Laboration 6 i digitala system ht-16 Sekvensnät i VHDL del 2 Realisering av Mealy och Moore i VHDL............................. Namn............................. Godkänd (datum/sign.) 2 Laborationens syfte
Läs merTenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2010-08-27 Skrivtid 9.00-14.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng inkl bonus Jourhavande lärare Per Lindgren Tel 070 376 8150 Tillåtna
Läs merDesign av mindre digitala system. Föreläsning Digitalteknik, TSEA52 Mattias Krysander Institutionen för systemteknik
Design av mindre digitala system Föreläsning Digitalteknik, TSEA52 Mattias Krysander Institutionen för systemteknik 2 Dagens föreläsning Kursinformation för HT2. Digitaltekniska byggblock Introduktion
Läs merIE1205 Digital Design: F10: Synkrona tillståndsautomater del 2
IE1205 Digital Design: F10: Synkrona tillståndsautomater del 2 Sekvensnät Om en och samma insignal kan ge upphov till olika utsignal, är logiknätet ett sekvensnät. Det måste då ha ett inre minne som gör
Läs merPARALLELL OCH SEKVENTIELL DATABEHANDLING. Innehåll
PARALLELL OCH SEKVENTIELL DATABEHANDLING Innehåll Parallellism i VHDL Delta delays och Simuleringstid VHDLs simuleringscykel Aktivering av Processer Parallella och sekventiella uttryck 1 Controller PARALLELLISM
Läs merKonstruktion av digitala system - VHDL
Konstruktion av digitala system - VHDL Digitalteknik - Föreläsning 10 Mattias Krysander Institutionen för systemteknik Dagens föreläsning Programmerbara kretsar Kombinationskretsar i VHDL with-select-when,
Läs merProgrammerbara kretsar och VHDL. Föreläsning 10 Digitalteknik, TSEA22 Mattias Krysander Institutionen för systemteknik
Programmerbara kretsar och VHDL Föreläsning 10 Digitalteknik, TSEA22 Mattias Krysander Institutionen för systemteknik 3 Dagens föreläsning Programmerbara kretsar Kombinationskretsar i VHDL with-select-when,
Läs merTentamen i IE Digital Design Fredag 21/
Tentamen i IE204-5 Digital Design Fredag 2/0 206 09.00-3.00 Allmän information (TCOMK, Ask for an english version of this exam if needed) Examinator: Ingo Sander. Ansvarig lärare: Kista, William Sandqvist
Läs merAngående buffer. clk clear >=1 =9?
10.VHDL3 Repetition buffer, record, loop kombinaoriska processer Varning latchar, hasard CPU-embryo VHDL-kod för mikromaskin med hämtfas Minnen i FGPA Distributed RAM (LUT) Block-RAM 1 Angående buffer
Läs merTenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2009-06-04 Skrivtid 9.00-13.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng inkl bonus Jourhavande lärare Per Lindgren Tel 070 376 8150 Tillåtna
Läs merVHDL2. Sekvensnätsexemplet
VHDL2 Moder portsatsen Datatyper Ett exempel, stegmotorstyrning Labben Hierarkisk konstruktion, instantiering Kombinatorisk process Record, loop Sekvensnätsexemplet 1(0) 1(0) 1(1) 00 0(0) 01 11 10 1(1)
Läs merKOMBINATORISKA FUNKTIONER...1
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Lars Wållberg Håkan Joëlson 2002-10-10 v 1.4 Elektronik DIGITALTEKNIK Grunderna i VHDL Innehåll Inledning...1 KOMBINATORISKA FUNKTIONER...1
Läs merIE1205 Digital Design: F11: Programmerbar Logik, VHDL för Sekvensnät
IE1205 Digital Design: F11: Programmerbar Logik, VHDL för Sekvensnät Programmable Logic Devices Under 1970-talet introducerades programmerbara logiska kretsar som betecknas programmable logic device (PLD)
Läs merDigital Design IE1204
Digital Design IE1204 F10 Tillståndsautomater del II william@kth.se IE1204 Digital Design F1 F3 F2 F4 Ö1 Booles algebra, Grindar MOS-teknologi, minimering F5 F6 Ö2 Aritmetik Ö3 KK1 LAB1 Kombinatoriska
Läs merDigital Design IE1204
Digital Design IE1204 F9 Tillståndsautomater del1 william@kth.se IE1204 Digital Design F1 F3 F2 F4 Ö1 Booles algebra, Grindar MOS-teknologi, minimering F5 F6 Ö2 Aritmetik Ö3 KK1 LAB1 Kombinatoriska kretsar
Läs merProgrammerbara kretsar och VHDL. Föreläsning 9 Digitalteknik Mattias Krysander Institutionen för systemteknik
Programmerbara kretsar och VHDL Föreläsning 9 Digitalteknik Mattias Krysander Institutionen för systemteknik Kursinformation VHDL-delen Lektion 7 : Datorlektion i VHDL+Xilinx [pdf] Lab 3 : Programmerbara
Läs merVHDL2. Sekvensnätsexemplet
VHDL2 Moder portsatsen Datatyper Ett exempel, stegmotorstyrning Labben Hierarkisk konstruktion, instantiering Kombinatorisk process Record, loop Sekvensnätsexemplet 1(0) 1(0) 1(1) 00 0(0) 01 11 10 1(1)
Läs merIE1204/5 Digital Design typtenta
IE1204/5 Digital Design typtenta Del A1 tio korta Analys-uppgifter 1p totalt 10p Rättas bara Rätt/Fel! Observera minst 6p på A1 om vi ska rätta vidare! Del A2 två Metodikuppgifter om totalt 10p. Rättas
Läs merIntroduktion till Xilinx CPLD och ISE WebPack 6.2 Version NV
Introduktion till Xilinx CPLD och ISE WebPack 6.2 Version NV Introduktionen beskriver grunderna för att använda programvaran Xilinx ISE WebPack 6.2.03 tillsammans med en CPLD (Complex Programmable Logic
Läs merTentamen IE Digital Design Måndag 23/
Tentamen IE104-5 Digital Design Måndag 3/10 017 14.00-18.00 Allmän information ( TCOMK, Ask for an english version of this exam if needed ) Examinator: Ingo Sander. Ansvarig lärare: Kista, William Sandqvist
Läs merTenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2009-08-28 Skrivtid 9.00-13.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng inkl bonus Jourhavande lärare Per Lindgren Tel 070 376 8150 Tillåtna
Läs merIE1204/5 Digital Design typtenta
IE1204/5 Digital Design typtenta Del A1 tio korta Analys-uppgifter 1p totalt 10p Rättas bara Rätt/Fel! Observera minst 6p på A1 om vi ska rätta vidare! Del A2 två Metodikuppgifter om totalt 10p. Rättas
Läs merChalmers Tekniska Högskola Institutionen för Data- och Informationsteknik. EDA 321 Digitalteknik syntes Laboration 1 - VHDL
Chalmers Tekniska Högskola Institutionen för Data- och Informationsteknik EDA 321 Digitalteknik syntes 2011-2012 Laboration 1 - VHDL 1. EDA-verktyg 2. QuestaSim 3. Kombinatoriska nät 4. Sekvensnät Namn
Läs merTentamen IE1204 Digital Design Måndag 15/
Tentamen IE1204 Digital Design Måndag 15/1 2018 14.00-18.00 Allmän information (Ask for an English version of this exam if needed) Examinator: Carl-Mikael Zetterling Ansvarig lärare vid tentamen: Carl-Mikael
Läs merSimulera med ModelSim
Simulera med ModelSim ModelSim - simuleringsprogramvara ModelSim kan användas till att simulera VHDL-kod, för att avgöra om den är "rätt" tänkt. Alteras version av ModelSim är också kopplad till en "databas"
Läs merLABORATIONSINSTRUKTION LABORATION
Högskolan Dalarna Elektroteknik LABORATION LABORATIONSINSTRUKTION Sekvensnät med VHDL KURS Digitalteknik LAB NR Ver9 5 INNEHÅLL. Kaskadkopplad räknare 2. Elektronisk tärning NAMN KOMMENTARER PROGRAM/KURS
Läs merProgrammerbara kretsar och VHDL 1. Föreläsning 9 Digitalteknik, TSEA22 Oscar Gustafsson, Mattias Krysander Institutionen för systemteknik
Programmerbara kretsar och VHDL 1 Föreläsning 9 Digitalteknik, TSEA22 Oscar Gustafsson, Mattias Krysander Institutionen för systemteknik 3 Dagens föreläsning Programmerbara kretsar Kombinationskretsar
Läs merFlaskautomaten Ett design-exempel av Ingo Sander
Flaskautomaten Ett design-exempel av Ingo Sander System ontrol Vi skall designa blocket systemstyrningen, System ontrol Myntinkast (OIN REEIVER) AUMU- LATOR OIN_PRESENT GT_1_EURO EQ_1_EURO LT_1_EURO DE_A
Läs merTentamen IE Digital Design Fredag 15/
Tentamen IE204-5 Digital Design Fredag 5/ 206 4.00-8.00 Allmän information ( TCOMK, Ask for an english version of this exam if needed ) Examinator: Ingo Sander. Ansvarig lärare: Kista, William Sandqvist
Läs merTentamen med lösningar i IE Digital Design Fredag 21/
Tentamen med lösningar i IE04-5 Digital Design Fredag /0 06 09.00-3.00 Allmän information (TCOMK, Ask for an english version of this exam if needed) Examinator: Ingo Sander. Ansvarig lärare: Kista, William
Läs merOmtentamen med lösningar IE Digital Design Måndag 14/
Omtentamen med lösningar IE204-5 Digital Design Måndag 4/3 26 4.-8. Allmän information ( TCOMK, Ask for an english version of this exam if needed Examinator: Ingo Sander. Ansvarig lärare: Kista, William
Läs merTentamen med lösningar i IE1204/5 Digital Design Måndag 27/
Tentamen med lösningar i IE04/5 Digital Design Måndag 7/0 04 9.00-3.00 Allmän information Examinator: Ingo Sander. Ansvarig lärare: Elena Dubrova /William Sandvist, tel 08-7904487 Tentamensuppgifterna
Läs merDigital Design IE1204
Digital Design IE204 F2 Asynkrona sekvensnät del william@kth.se IE204 Digital Design F F3 F2 F4 Ö Booles algebra, Grindar MOS-teknologi, minimering F5 F6 Ö2 Aritmetik Ö3 KK LAB Kombinatoriska kretsar F7
Läs merLEJON LABORATION3. Laborationens syfte
LABORATION3 LEJON Laborationens syfte Syftet med laborationen är dels att lära känna laborationsutrustningen och dels att få en uppfattning om hur en digital konstruktion är uppbyggd, i detta fallet med
Läs merFÖRELÄSNING 8 INTRODUKTION TILL DESIGN AV DIGITALA ELEKTRONIKSYSTEM
FÖRELÄSNING 8 INTRODUKTION TILL DESIGN AV DIGITALA ELEKTRONIKSYSTEM Innehåll Designflöde Översikt av integrerade kretsar Motivation Hardware Description Language CAD-verktyg 1 DESIGNFLÖDE FÖR DIGITALA
Läs merDigital elektronik CL0090
Digital elektronik CL9 Föreläsning 3 27--29 8.5 2. My Talsystem Binära tal har basen 2 Exempel Det decimala talet 9 motsvarar 2 Den första ettan är MSB, Most Significant Bit, den andra ettan är LSB Least
Läs merTentamen med lösningar för IE1204/5 Digital Design Torsdag 15/
Tentamen med lösningar för IE4/5 Digital Design Torsdag 5/ 5 9.-. Allmän information Eaminator: Ingo Sander. Ansvarig lärare: Kista, William Sandqvist, tel 8-79 44 87. KTH Valhallavägen, Fredrik Jonsson,
Läs merTenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2010-06-01 Skrivtid 9.00-14.00 (5 timmar) Maximalt resultat 50 poäng Godkänt resultat 25 poäng inkl bonus Jourhavande lärare Per Lindgren Tel 070 376
Läs merTentamen med lösningar IE Digital Design Måndag 23/
Tentamen med lösningar IE04-5 Digital Design Måndag 3/0 07 4.00-8.00 Allmän information ( TCOMK, Ask for an english version of this exam if needed ) Examinator: Ingo Sander. Ansvarig lärare: Kista, William
Läs merDigital Design IE1204
Digital Design IE204 F2 Asynkrona sekvensnät del william@kth.se IE204 Digital Design F F3 F2 F4 Ö Booles algebra, Grindar MOS-teknologi, minimering F5 F6 Ö2 Aritmetik Ö3 KK LAB Kombinatoriska kretsar F7
Läs merLABORATION TSEA22 DIGITALTEKNIK D TSEA51 DIGITALTEKNIK Y. Konstruktion av sekvenskretsar med CPLD. Version: 2.2
2016 LABORATION TSEA22 DIGITALTEKNIK D TSEA51 DIGITALTEKNIK Y Konstruktion av sekvenskretsar med CPLD Version: 2.2 2014 (OVA, MK) 2015 (OVA, MK) 2016 (OVA, MK) Olov Andersson 1(11) 1. Inledning Syftet
Läs merTenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2011-08-26 Skrivtid 9.00-14.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng Jourhavande lärare Per Lindgren Tel 070 376 8150 Tillåtna hjälpmedel
Läs merDigitala projekt Elektro- och informationsteknik
Digitala projekt Elektro- och informationsteknik Digitala projekt (I) VT1 huvudsakligen teori och VT2 konstruktionsarbete i projektlabb 10 hp motsvarar ca 7 veckor heltid! Godkännande; U, G Gruppstorlek;
Läs merFlödesschema som visar hur man använder Quartus II.
Flödesschema som visar hur man använder Quartus II. För att det skall bli lite enklare använder jag följande exempel: ut1
Läs merTentamen med lösningar IE Digital Design Fredag 13/
Tentamen med lösningar IE24-5 Digital Design Fredag / 27 8.-2. Allmän information ( TCOMK, Ask for an english version of this eam if needed ) Eaminator: Ingo Sander. Ansvarig lärare: Kista, William Sandqvist
Läs merSEKVENSKRETSAR. Innehåll
SEKVENSKRETSAR Innehåll Synkrona sekvenskretsar Tillståndsdiagram / tillståndstabell Definition av Moore- och Mealy-maskiner Tillståndskodning Syntes av sekventiell logik Räknare SEKVENSKRETSAR EXEMPEL
Läs merDigitalteknik syntes Arne Linde 2012
Digitalteknik, fortsättningskurs Föreläsning 3 Kombinatoriska nät 202 VHDL repetition + Strukturell VHDL Lite repetition + Karnaughdiagram(4-6var), flera utgångar + Quine-McCluskey + intro tid 2 Entity
Läs merTentamen med lösningar i IE Digital Design Fredag 15/
Tentamen med lösningar i IE4-5 Digital Design Fredag 5/ 6 4.-8. Allmän information (TCOMK, Ask for an english version of this exam if needed Examinator: Ingo Sander. Ansvarig lärare: Kista, William Sandvist
Läs merDigital Design IE1204
Digital Design IE204 F9 Tillståndsautomater del william@kth.se IE204 Digital Design F F3 F2 F4 Ö Booles algebra, Grindar MOS-teknologi, minimering F5 F6 Ö2 Aritmetik Ö3 KK LAB Kombinatoriska kretsar F7
Läs merÖversikt, kursinnehåll
Översikt, kursinnehåll Specifikation av digitala funktioner och system Digitala byggelement Kombinatoriska system Digital Aritmetik Synkrona system och tillståndsmaskiner Asynkrona system och tillståndsmaskiner
Läs merVHDL3. Angående buffer
VHDL3 Repetition buffer, record, loop kombinaoriska processer Varning latchar, hasard uprogcpu VHDL-kod för mikromaskin med hämtfas Minnen i FGPA Distributed RAM (LUT) Block-RAM 3-portars registerfil pipecpu
Läs merL15 Introduktion modern digital design
L15 Introduktion modern digital design Upplägg LP2 F15 Introduktion till modern digital design F16 Kombinatoriska nät i VHDL F17 Sekvensnät i VHDL F18 Gästföreläsning (Advenica, fortsättningskurser) F19
Läs merDESIGN AV KOMBINATORISK LOGIK
DESIGN AV KOMBINATORISK LOGIK Innehåll Fördröjninar i kombinatorisk loik Byblock för kombinatorisk loik Multilexer / De-multilexer Kodare / Avkodare Aritmetiska Funktioner GATE-DELAYS Gate-delay är tiden
Läs merRepetition delay-element
Repetition delay-element Synkront sekvensnät Klockad vippa Asynkront sekvensnät ett konstgrepp: Delay-element Andra beteckningar: Y och y Gyllene regeln Endast EN signal åt gången ändras Exitationstabell
Läs merDigital- och datorteknik, , Per Larsson-Edefors Sida 1
Digitala it elektroniksystem t Professor Per Larsson-Edefors perla@chalmers.se Digital- och datorteknik, 101122, Per Larsson-Edefors Sida 1 Introduktion Konstruktionsalternativ Kretskort med diskreta standardkomponenter.
Läs merLösningförslag till Exempel på tentamensfrågor Digitalteknik I.
Lösningförslag till Exempel på tentamensfrågor Digitalteknik I.. Uttryckt i decimal form: A=28+32+8 + 2 =70 B=59 C=7 A+B+C=246 2. Jag låter A' betyda "icke A" A'B'C'D'+ABC'D'+A'BCD'+AB'CD'=D'(A'(B'C'+BC)+A(BC'+B'C))=
Läs merIE1204/IE1205 Digital Design
TENTAMEN IE1204/IE1205 Digital Design 2012-12-13, 09.00-13.00 Inga hjälpmedel är tillåtna! Hjälpmedel Tentamen består av tre delar med sammanlagd tolv uppgifter, och totalt 30 poäng. Del A1 (Analys) innehåller
Läs mer