Programmerbara kretsar och VHDL. Föreläsning 9 Digitalteknik Mattias Krysander Institutionen för systemteknik
|
|
- Simon Blomqvist
- för 5 år sedan
- Visningar:
Transkript
1 Programmerbara kretsar och VHDL Föreläsning 9 Digitalteknik Mattias Krysander Institutionen för systemteknik
2 Kursinformation Lektion 7 : Datorlektion i Modelsim+VHDL Lab 3 : Programmerbara kretsar och VHDL (Xilinx) LAX : Likt lab 2, VHDL ingår ej. Modelsim och Xilinx finns i salarna: Freja, Grinden, Bussen Logga in och kör Modelsim på ixtab med studentkonto och studentlösenord > ssh -Y LiU-ID@ixtab.edu.isy.liu.se > module load mentor/modeltech10.4c > vsim
3 4 Dagens föreläsning Programmerbara kretsar och VHDL Introducerande VHDL-exempel VHDL för Kombinationskretsar Grindar, Multiplexer, Komparator, ROM VHDL för sekvenskretsar D-vippor, T-vippor, Enpulsare, Räknare Exemplifierad arbetsgång Labförberedelser och labgenomförande
4 Programmerbara kretsar och VHDL
5 6 Programmerbara kretsar Istället för att koppla ihop grindar eller konstruera egna integrerade kretsar så finns det kretsar vars funktion kan programmeras Programmable logic device (PLD) Olika tekniker har använts PROM kan användas för godtycklig funktion Idag används primärt CPLD eller FPGA
6 7 Programmerbara kretsar PLD = Programmable Logic Device CPLD = Complex PLD, i princip flera PLD-er på ett chip ex: 108 vippor produkttermer FPGA = Field Programmable Gate Array vippor Look-up-tables (LUT) 500 Mb RAM Digital Signal Processing (DSP) Processor
7 8 21/09/16! 11! CPLD - CPLD!E!Complex!Programmable!Logic!Device! konstruktion Grundblocket i en CPLD är oftast en uppsättning av ORgrindar vars ingångar är kopplade till ANDgrindar Grundblocket i en CPLD består oftast av ett AND-OR-nät AND-grindarnas ingångar är programmerbara Ingångarna till ANDgrindarna är programmerbara Kallas Programmable Logic Array (PLA) Macrocell
8 9 CPLDn på labben (Xilinx XC9572) Fyra 36V18-block 18 utsignaler från 36 insignaler Switchmatris för att koppla ihop in- och utgångar samt inoch utsignaler till/från blocken Bild från datablad
9 14 VHDL (Very high speed integrated circuit Hardware Description Language) 10 VHDL! VHDL =Very High Speed Integrated Circuit Hardware Description Language Ett hårdvarubeskrivande programspråk för att: Syntetisera Syntetisera (Xilinx) (Xilinx) Hårdvara Hårdvara Simulera Simulera (ModelSim) (ModelSim) Kurvor Kurvor
10 11 Konstruktion med CPLD Rita kretsschema Översätt till VHDL (vhd-fil) Simulera kretsen i Modelsim (le7) Syntetisera i Xilinx (skapa en jed-fil) passar in (optimerar) kretsen på den aktuella CPLD:n bestämmer vilka in och utgångar som kommer att användas Programmering (använd jed-filen) speciell mjuk- och hård-vara används för att programmera CPLD:n
11 Introducerande VHDL-exempel
12 15 VHDL-exempel - enpulsaren library ieee; use ieee.std_logic_1164.all; entity enpulsare is port(clk, x : in std_logic; u : out std_logic); end enpulsare; clk x enpulsare u architecture ekvationer of enpulsare is signal q, q_plus : std_logic; begin process(clk) begin if rising_edge(clk) then x q_plus D Q q q <= q_plus; end if; end process; clk C q_plus <= x; -- q + = f(q,x) u <= (not q) and x; -- u = g(q,x) end ekvationer; & u
13 16 VHDL-exempel - enpulsaren library ieee; use ieee.std_logic_1164.all; entity enpulsare is port(clk, x : in std_logic; u : out std_logic); end enpulsare; clk x enpulsare u architecture ekvationer of enpulsare is signal q, q_plus : std_logic; begin process(clk) begin if rising_edge(clk) then x q_plus D Q q q <= q_plus; end if; end process; clk C q_plus <= x; -- q + = f(q,x) u <= (not q) and x; -- u = g(q,x) end ekvationer; & u
14 17 VHDL-exempel - enpulsaren library ieee; use ieee.std_logic_1164.all; entity enpulsare is port(clk, x : in std_logic; u : out std_logic); end enpulsare; clk x enpulsare u architecture ekvationer of enpulsare is signal q, q_plus : std_logic; begin process(clk) begin if rising_edge(clk) then x q_plus D Q q q <= q_plus; end if; end process; clk C q_plus <= x; -- q + = f(q,x) u <= (not q) and x; -- u = g(q,x) end ekvationer; & u
15 18 VHDL-exempel - enpulsaren library ieee; use ieee.std_logic_1164.all; entity enpulsare is port(clk, x : in std_logic; u : out std_logic); end enpulsare; clk x enpulsare u architecture ekvationer of enpulsare is signal q, q_plus : std_logic; begin process(clk) begin if rising_edge(clk) then x q_plus D Q q q <= q_plus; end if; end process; clk C q_plus <= x; -- q + = f(q,x) u <= (not q) and x; -- u = g(q,x) end ekvationer; & u
16 19 VHDL-exempel - enpulsaren library ieee; use ieee.std_logic_1164.all; entity enpulsare is port(clk, x : in std_logic; u : out std_logic); end enpulsare; clk x enpulsare u architecture ekvationer of enpulsare is signal q, q_plus : std_logic; begin process(clk) begin if rising_edge(clk) then x q_plus D Q q q <= q_plus; end if; end process; clk C q_plus <= x; -- q + = f(q,x) u <= (not q) and x; -- u = g(q,x) end ekvationer; & u
17 20 Hur ser ett VHDL-program ut? entity namn1 is -- beskrivning av in- och utgångar end entity namn1; Gränssnitt mot omvärlden architecture namn2 of namn1 is -- beskrivning av interna signaler begin Innehåll -- beskrivning av funktion end architecture namn2; VHDL är inte case sensitive, små eller stora bokstäver spelar ingen roll, ej heller mellanslag.
18 VHDL för kombinationskretsar
19 22 VHDL för kombinatoriska kretsar a b & 1 y x 1 c entity knet is port(a,b: in std_logic; c: out std_logic); end entity knet; architecture firsttry of knet is signal x,y : std_logic; begin c <= not (x or y); x <= a and b; y <= a or b; end architecture firsttry; Parallellt exekverande satser. Om a ändras så körs x <= a and b och y <= a or b, vilket gör att c <= not (x or y) körs. Ordningen spelar ingen roll.
20 23 Vad betyder ett VHDL-program? Syntetisering (Xilinx) x <= a and b; betyder att en AND-grind kopplas in mellan trådarna a, b och x Endast en tilldelning på x tillåten. Simulering (ModelSim) x <= a and b; är en parallellt exekverande sats som körs om a eller b ändras Än så länge är ordningen mellan satserna oviktig Programmera aldrig i VHDL! Tänk hårdvara => översätt till VHDL
21 24 VHDL för kombinatoriska kretsar Kombinationskretsar implementeras med vanlig signaltilldelning c <= a and b; when-else är en generaliserad mux.
22 when-else 25 Är en parallell sats, concurrent statement Endast utanför process utsignal <= uttryck 1 when villkor 1 else Lägg märke till: uttryck 2 when villkor 2 else... uttryck n-1 when villkor n-1 else uttryck n; Det finns bara en <= i satsen. Noll, ett eller flera villkor är sanna s = u 1 v 1 + u 2 v 1 v u n-1 v 1 v 2 v n-2 v n-1 + u n v 1 v 2 v n-2 v n-1 when-else kan uttrycka vilken Boolesk funktion som helst!
23 26 En multiplexer d(0) d(1) d(2) d(3) y d = (d(0), d(1), d(2), d(3)) s = (s(1), s(0)) s(1) s(0) entity mux is port( d: in std_logic_vector(0 to 3); s: in std_logic_vector(1 downto 0); y: out std_logic); end entity mux;
24 27 Multiplexern, forts architecture behavior2 of mux is begin y <= d(0) when s = 00 else d(1) when s = 01 else d(2) when s = 10 else d(3); end architecture behavior2; d(0) d(1) d(2) d(3) s(1) s(0) y
25 28 Komparator architecture beh of sys is signal x0: std_logic_vector(3 downto 0); signal x1: std_logic_vector(3 downto 0); signal is_equal: std_logic; begin is_equal <= 1 when (x1 = x0) else 0 ; end architecture beh;
26 address 29 ROM use ieee.numeric_std.all; architecture beh of memory is signal data, address : std_logic_vector(1 downto 0); type ROM is array(0 to 3) of std_logic_vector(1 downto 0); constant ROM_content : ROM := (0 => "00", 1 => "01", 2 => "11", 3 => "10"); begin address <= x1 & x0; -- skapa vektor data <= ROM_content(to_integer( unsigned(address))); d0 <= data(0); d1 <= data(1); end beh; -- ta ut komponenter data
27 30 Vad har vi så långt? entity beskriver gränssnittet architecture beskriver innehållet Mellan begin och end har vi parallella satser. vanlig signaltilldelning c <= a and b; when-else är en generaliserad mux. Ovanstående används för kombinatorik utanför process-satsen
28 VHDL för sekvenskretsar
29 32 VHDL för sekvenskretsar process-satsen if-then-else Endast inuti process-sats!
30 33 process Process-satsen exemplifierad på en D-vippa: entity de is port(q_plus,clk: in STD_LOGIC; q: out STD_LOGIC); end de; architecture d_vippa of de is begin process(clk) begin if rising_edge(clk) then q <= q_plus; end if; end process; end d_vippa; Det gamla värdet på q ligger kvar om ett nytt ej specas. Processen exekveras när clk ändras i känslighetslistan q uppdateras på positiv clk-flank
31 34 T-vippa Funktion toggle = 0 => q + = q toggle = 1 => q + = q process(clk) begin if rising_edge(clk) then if (toggle = '1') then q <= not(q); end if; end if; end process; Om q inte uppdateras i process-satsen behåller den värdet.
32 36 Överraskande konsekvenser av processer process(clk) begin if rising_edge(clk) then y <= x; z <= y; end if; end process; Låt z = y = 0 Sätt x = 1 och klocka en gång. Då blir väl z = y = 1?
33 37 Så här blir det! Inuti klockad process x y z y <= x; z <= y; y + = x; z + = y; y = y+; z = z+;
34 38 if-then-else if (uttryck 1) then (sats 1) elsif (uttryck 2) then (sats 2) elsif (uttryck n-1) then (sats n-1) else Endast inuti process Motsvarar when-else Observera stavning på elsif (sats n) end if;
35 39 Exempel: D-vippa med asynkron clear process(clk,clr) begin if clr = '1' then q <= '0'; elsif rising_edge(clk) then q <= q_plus; end if; end process; Lägg till asynkorn insignal i känslighetslistan Synkron funktion Asynkron funktion
36 VHDL beskriver hårdvara! En VHDL-modul består av två delar a) entity, som beskriver gränssnittet b) architecture, som beskriver innehållet 2. För att göra kombinatorik används a) Booleska satser: z <= x and y; b) when-else-satser 3. För att göra sekvensnät används (en eller flera) process(clk)-satser a) enn if rising_edge(clk) end if; b) Booleska satser: z <= x and y; c) if-then-else-satser Samtidiga satser VL får vippa på sig Alla klockas samtidigt
37 41 std_logic signal reset: std_logic; Reset kan nu anta följande värden: simulering ej i denna kurs U : Uninitialized X : Forcing Unknown 0 : Forcing 0 1 : Forcing 1 Z : High impedance W : Weak Unknown L : Weak 0 H : Weak 1 - : Don t care tristate t ex för att speca sanningstabell
38 42 Numeric_std use IEEE.NUMERIC_STD.ALL - lägger till paket signal q: unsigned(3 downto 0); -- 4 bit ctr... q <= q + 1; Notera hur värdet av if q = heltal, bitvektor samt q <= 0011 ; bit anges q(0) <= 1 ; Dvs vi kan hantera q både som en boolesk vektor och som ett tal på intervallet [0,15];
39 43 Vi rekommenderar Använd endast IEEE.STD_LOGIC_1164.ALL std_logic och std_logic_vector Vill ni räkna inkludera IEEE.NUMERIC_STD.ALL och använd unsigned Skippa bit. Tristate och don t care saknas. Skippa integer. Går ej att indexera på bit-nivå.
40 44 Typkonvertering Bitvektorer med ett specificerat antal bitar V: std_logic_vector(3 downto 0) unsigned(v) std_logic_vector(u) U : unsigned(3 downto 0) to_integer(u) to_unsigned(i,4) Heltal I : integer
41 4-bitsräknare med asynkron clear library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.NUMERIC_STD.ALL; entity 4bitcounter is port(clk, ce, clr : in std_logic; rco : out std_logic; counter: out std_logic_vector(3 downto 0)); end 4bitcounter; 4bitcounter architecture beh of 4bitcounter is signal q: unsigned(3 downto 0); begin process(clk,clr) begin if clr = 1 then q <= 0000 ; Alternativ: q <= to_unsigned(0,4); elsif rising_edge(clk) then if ce = 1 then q <= q + 1; -- övergång 15->0 automatiskt end if; end if; end process; rco <= 1 when ((ce = 1 ) and (q = 15)) else 0 ; counter <= std_logic_vector(q); end beh; 45
42 47 Asynkron reset process(clk,reset) begin if reset = 1 then q <= 0 ; elsif rising_edge(clk) then q <= x; end if; end process; Synkron reset process(clk) begin if rising_edge(clk) then if reset= 1 then q <= 0 ; else q <= x; end if; end if; end process; Känslighetslistan: clk ska alltid vara med Ev. asynkrona insignaler till vippa/räknare/register Andra signaler ska ej vara med.
43 Exemplifierad arbetsgång Labförberedelser och labgenomförande
44 räknare komparator = library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.NUMERIC_STD.ALL; entity pulsdetektor is port( clk, x : in std_logic; reset : in std_logic; L : in std_logic_vector(3 downto 0); u : out std_logic); end pulsdetektor; Detekterar pulser av längd L. L = 3 clk x u q k 49 architecture Behavioral of pulsdetektor is signal q : unsigned(3 downto 0); signal CLR, CE, k: std_logic; begin -- hela vår konstruktion x 1 end Behavioral; reset CLR CE reset k & u clk clk q 4 L 4 L
45 räknare komparator = 50 Räknaren -- insignaler till räknare CE <= x; CLR <= not x; x 1 reset -- räknare ctr16: process(clk,reset) begin if reset = '1' then -- asynkron clear q <= "0000"; elsif rising_edge(clk) then if CLR = '1' then -- synkron clear q <= "0000"; elsif CE = '1' then -- count enable q <= q + 1; -- övergång från 15->0 automatiskt end if; end if; end process ctr16; clk CLR CE reset clk q 4 k L & 4 u
46 räknare komparator = 51 Komparator och utsignal -- komparator k <= '1' when q = unsigned(l) else '0'; -- utsignal u <= CLR and k; & u x 1 CLR k CE reset reset clk clk q 4 L 4
47 räknare komparator = library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.NUMERIC_STD.ALL; entity pulsdetektor is... end pulsdetektor; architecture Behavioral of pulsdetektor is... begin -- insignaler till räknare CE <= x; CLR <= not x; Blockschema ->VHDL Varje block har motsvarande kod. Överensstämmande signalnamn i blockschema och kod räknare ctr16: process(clk,reset)... end process ctr16; x 1 CLR CE k & u -- komparator k <= '1' when q = unsigned(l) else '0'; -- utsignal u <= CLR and k; end Behavioral; reset clk reset clk q 4 L 4 L
48 Simulering i ModelSim 53 Utdrag ur fil för att definiera insignaler och köra en simulering. # sim.do... # clk Periodtid 100 ns force -freeze sim:/pulsdetektor/clk 1 0, r 100 # reset force -freeze sim:/pulsdetektor/reset 0 0, 1 50, 0 90 # x force -freeze sim:/pulsdetektor/x 0 0, 1 105, 0 505, 1 705, # L force -freeze sim:/pulsdetektor/l run 1300 Starta simulering i Transcriptfönstret: VSIM > do sim.do L = 3 clk x u q k
49 ModelSim 54
50 Får det plats? functional block inputs! 55 produkttermer! 5 AND/vippa pinnar! Vad kan ta slut? Pinnar Vippor Produkttermer vippor! makrocell!
51 räknare komparator = & 56 u x 1 CLR k CE Slutsatser reset clk reset clk q 4 L 4 Vi ritar logiska blockscheman först! Vi har samma struktur på koden som på blockschemat! Alltså: små process-satser som precis motsvarar ett block. Vi har bra koll på mängden hårdvara. Använda produkttermer L3-L0, x, u, clk, reset Beräkning av 4 tillstånd + 1 utsignal 4 D-vippor i 4-bitsräknaren L3-L0, q3-q0, x
52 57 Digitaltekniska byggblock (använd dessa) MUX Komparator ROM Räknare AND/OR-grindar + inverterare D-vippa T-vippa Enpulsare med synkronisering Komponenternas kod i pdf:en Digitaltekniska byggblock.
53 58 Examination lab 3 Vid examination ska logiskt blockschema, VHDL-kod samt korrekt fungerande krets uppvisas. Logiskt blockschema Blocken ska vara valda ur digitaltekniska byggblock. VHDL-kod Varje block ska motsvara ett kodavsnitt Överensstämmande signalnamn i blockschema och kod.
54 Digitalteknik Mattias Krysander
Programmerbara kretsar och VHDL. Föreläsning 9 Digitalteknik Mattias Krysander Institutionen för systemteknik
Programmerbara kretsar och VHDL Föreläsning 9 Digitalteknik Mattias Krysander Institutionen för systemteknik Kursinformation VHDL-delen Lektion 7 : Datorlektion i VHDL+Xilinx [pdf] Lab 3 : Programmerbara
Läs merProgrammerbara kretsar och VHDL. Föreläsning 10 Digitalteknik, TSEA22 Mattias Krysander Institutionen för systemteknik
Programmerbara kretsar och VHDL Föreläsning 10 Digitalteknik, TSEA22 Mattias Krysander Institutionen för systemteknik 3 Dagens föreläsning Programmerbara kretsar Kombinationskretsar i VHDL with-select-when,
Läs merProgrammerbara kretsar och VHDL 1. Föreläsning 9 Digitalteknik, TSEA22 Oscar Gustafsson, Mattias Krysander Institutionen för systemteknik
Programmerbara kretsar och VHDL 1 Föreläsning 9 Digitalteknik, TSEA22 Oscar Gustafsson, Mattias Krysander Institutionen för systemteknik 3 Dagens föreläsning Programmerbara kretsar Kombinationskretsar
Läs merKonstruktionsmetodik för sekvenskretsar. Föreläsning 7 Digitalteknik, TSEA22 Mattias Krysander Institutionen för systemteknik
Konstruktionsmetodik för sekvenskretsar Föreläsning 7 Digitalteknik, TSEA22 Mattias Krysander Institutionen för systemteknik 2 Dagens föreläsning Initiering av starttillstånd Programmerbar logik Syntesflödet
Läs merKonstruktion av digitala system - VHDL
Konstruktion av digitala system - VHDL Digitalteknik - Föreläsning 10 Mattias Krysander Institutionen för systemteknik Dagens föreläsning Programmerbara kretsar Kombinationskretsar i VHDL with-select-when,
Läs merVHDL 1. Programmerbara kretsar
VHDL 1 Programmerbara kretsar CPLD FPGA VHDL Kombinatorik with-select-when when-else Sekvensnät process case if-then-else Programmerbara kretsar PLD = programmable logic device CPLD = complex PLD, i princip
Läs merKonstruktionsmetodik för sekvenskretsar
Konstruktionsmetodik för sekvenskretsar Digitalteknik Föreläsning 7 Mattias Krysander Institutionen för systemteknik Dagens föreläsning Inför laboration 2 Synkronisering av insignaler Asynkrona ingångar
Läs merProgrammerbara kretsar och VHDL 2. Föreläsning 10 Digitalteknik, TSEA22 Oscar Gustafsson Institutionen för systemteknik
Programmerbara kretsar och VHDL 2 Föreläsning 10 Digitalteknik, TSEA22 Oscar Gustafsson Institutionen för systemteknik 2 Dagens föreläsning Programmerbara kretsar igen Mer om processer Egna typer Använda
Läs merDesign av mindre digitala system. Föreläsning Digitalteknik, TSEA52 Mattias Krysander Institutionen för systemteknik
Design av mindre digitala system Föreläsning Digitalteknik, TSEA52 Mattias Krysander Institutionen för systemteknik 2 Dagens föreläsning Kursinformation för HT2. Digitaltekniska byggblock Introduktion
Läs merVHDL2. Sekvensnätsexemplet
VHDL2 Moder portsatsen Datatyper Ett exempel, stegmotorstyrning Labben Hierarkisk konstruktion, instantiering Kombinatorisk process Record, loop Sekvensnätsexemplet 1(0) 1(0) 1(1) 00 0(0) 01 11 10 1(1)
Läs merVHDL2. Sekvensnätsexemplet
VHDL2 Moder portsatsen Datatyper Ett exempel, stegmotorstyrning Labben Hierarkisk konstruktion, instantiering Kombinatorisk process Record, loop Sekvensnätsexemplet 1(0) 1(0) 1(1) 00 0(0) 01 11 10 1(1)
Läs merAngående buffer. clk clear >=1 =9?
10.VHDL3 Repetition buffer, record, loop kombinaoriska processer Varning latchar, hasard CPU-embryo VHDL-kod för mikromaskin med hämtfas Minnen i FGPA Distributed RAM (LUT) Block-RAM 1 Angående buffer
Läs merSimulering med ModelSim En kort introduktion
Linköpings universitet Institutionen för systemteknik Laborationer i digitalteknik Datorteknik 2018 Simulering med ModelSim En kort introduktion TSEA22 Digitalteknik D TSEA51 Digitalteknik Y TSEA52 Digitalteknik
Läs merDigitalteknik, fortsättningskurs Föreläsning VHDL Very High Speed Integrated Circuit Hardware Description Language
1 Digitalteknik, fortsättningskurs Föreläsning 2-2012 VHDL Very High Speed Integrated Circuit Hardware Description Language VHDL = VHSIC Hardware Description Language VHSIC = Very High Speed Integrated
Läs merstd_logic & std_logic_vector
VHDL VHDL - Very high speed integrated circuit Hardware Description Language VHDL är ett komplext språk, avsett för att beskriva digitala system på olika abstraktionsnivåer (beteende- och strukturmässigt).
Läs merVHDL och laborationer i digitalteknik
V:1.1 VHDL och laborationer i digitalteknik Vid laborationskursen i digitalteknik används VHDL till alla laborationerna utom den första. VHDL är ett stort språk och enbart en liten del av språket behövs
Läs merDESIGN AV SEKVENTIELL LOGIK
DESIGN AV SEKVENTIELL LOGIK Innehåll Timing i synkrona nätverk Synkrona processer i VHDL VHDL-kod som introducerar vippor (flip-flops) och latchar Initiering av register Mealy- och Moore-maskiner i VHDL
Läs merLABORATION TSEA22 DIGITALTEKNIK D TSEA51 DIGITALTEKNIK Y. Konstruktion av sekvenskretsar med CPLD. Version: 2.2
2016 LABORATION TSEA22 DIGITALTEKNIK D TSEA51 DIGITALTEKNIK Y Konstruktion av sekvenskretsar med CPLD Version: 2.2 2014 (OVA, MK) 2015 (OVA, MK) 2016 (OVA, MK) Olov Andersson 1(11) 1. Inledning Syftet
Läs merD2 och E3. EDA321 Digitalteknik-syntes. Fredag den 13 januari 2012, fm i M-salarna
EDA321 Digitalteknik-syntes D2 och E3 GU DIT795 Tentamen (EDA321-0205) Fredag den 13 januari 2012, fm i M-salarna Examinator Arne Linde, tel. 772 1683 Tillåtna hjälpmedel Inga hjälpmedel tillåtna. Detta
Läs merFÖRELÄSNING 8 INTRODUKTION TILL DESIGN AV DIGITALA ELEKTRONIKSYSTEM
FÖRELÄSNING 8 INTRODUKTION TILL DESIGN AV DIGITALA ELEKTRONIKSYSTEM Innehåll Designflöde Översikt av integrerade kretsar Motivation Hardware Description Language CAD-verktyg 1 DESIGNFLÖDE FÖR DIGITALA
Läs merL15 Introduktion modern digital design
L15 Introduktion modern digital design Upplägg LP2 F15 Introduktion till modern digital design F16 Kombinatoriska nät i VHDL F17 Sekvensnät i VHDL F18 Gästföreläsning (Advenica, fortsättningskurser) F19
Läs merChalmers ekniska Högskola Institutionen för Data- och Informationsteknik. EDA 321 Digitalteknik syntes Laboration 2 - VHDL
Chalmers ekniska Högskola Institutionen för Data- och Informationsteknik EDA 321 Digitalteknik syntes 2011-2012 Laboration 2 - VHDL 1. Enkelt sekvensnät 2. Trafikräknare i VHDL 3. Syntes av VHDL-kod Namn
Läs merDigitala projekt Elektro- och informationsteknik
Digitala projekt Elektro- och informationsteknik Digitala projekt (I) VT1 huvudsakligen teori och VT2 konstruktionsarbete i projektlabb 10 hp motsvarar ca 7 veckor heltid! Godkännande; U, G Gruppstorlek;
Läs merDIGITALTEKNIK. Laboration D172
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Håkan Joëlson 2006-02-24 v 1.2 DIGITALTEKNIK Laboration D172 Programmerbar logik (PLD) Programmeringsspråket VHDL Kombinatoriska funktioner
Läs merHjälpmedel: Appendix A. VHDL-syntax. (bifogas detta prov) Appendix B.2. IEEE-package (bifogas detta prov)
7HQWDPHQL.XQGDQSDVVDGHNUHWVDUI U(P Datum: 991012 Tid: 8.00-13.00 Lokal: E138 Hjälpmedel: Appendix A. VHDL-syntax. (bifogas detta prov) Appendix B.2. IEEE-package (bifogas detta prov) Vid eventuella frågor
Läs merGRUNDER I VHDL. Innehåll. Komponentmodell Kodmodell Entity Architecture Identifierare och objekt Operationer för jämförelse
GRUNDER I VHDL Innehåll Komponentmodell Kodmodell Entity Architecture Identifierare och objekt Operationer för jämförelse KOMPONENTMODELL Modell för att beskriva komponenter Externt interface Intern funktion
Läs merDigital elektronik CL0090
Digital elektronik CL9 Föreläsning 5 27-2-2 8.5 2. Naxos Demonstration av uartus programvara. Genomgång av uartus flödesschema. Detta dokument finns på kurshemsidan. http://www.idt.mdh.se/kurser/cl9/ VHDL-kod
Läs merProgrammerbar logik (PLD) Programmeringsspråket VHDL Kombinatoriska funktioner i VHDL för PLD Sekvensfunktioner i VHDL för PLD
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Håkan Joëlson 2003-09-15 v 2.1 DIGITALTEKNIK Laboration D163 Programmerbar logik (PLD) Programmeringsspråket VHDL Kombinatoriska funktioner
Läs merDatorkonstruktion. Datorkonstruktion 2018, 8hp
Datorkonstruktion 1 Datorkonstruktion 2018, 8hp Anders Nilsson Anders.P.Nilsson@liu.se Mål: Ni ska i grupper om 3 teknologer konstruera en inbyggd dator. VGA-skärm FPGA-kort 1 Datorkonstruktion 2018, 8hp
Läs merIntroduktion till Xilinx CPLD och ISE WebPack 6.2 Version NV
Introduktion till Xilinx CPLD och ISE WebPack 6.2 Version NV Introduktionen beskriver grunderna för att använda programvaran Xilinx ISE WebPack 6.2.03 tillsammans med en CPLD (Complex Programmable Logic
Läs merLaboration D184. ELEKTRONIK Digitalteknik. Sekvensnät beskrivna med VHDL och realiserade med PLD
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Lars Wållberg/Dan Weinehall/ Håkan Joëlson 2010-05-06 v 1.7 ELEKTRONIK Digitalteknik Laboration D184 Sekvensnät beskrivna med VHDL och realiserade
Läs merLaboration D159. Sekvensnät beskrivna med VHDL och realiserade med PLD. Namn: Datum: Epostadr: Kurs:
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Lars Wållberg/Håkan Joëlson 2001-03-01 v 1.5 ELEKTRONIK Digitalteknik Laboration D159 Sekvensnät beskrivna med VHDL och realiserade med PLD
Läs merIE1205 Digital Design: F8: Minneselement: Latchar och Vippor. Räknare
IE1205 Digital Design: F8: Minneselement: Latchar och Vippor. Räknare Sekvensiella System a(t) f(a(t)) Ett sekvensiellt system har ett inbyggt minne - utsignalen beror därför BÅDE av insignalens NUVARANDE
Läs merVHDL3. Angående buffer
VHDL3 Repetition buffer, record, loop kombinaoriska processer Varning latchar, hasard uprogcpu VHDL-kod för mikromaskin med hämtfas Minnen i FGPA Distributed RAM (LUT) Block-RAM 3-portars registerfil pipecpu
Läs merKALKYLATOR LABORATION4. Laborationens syfte
LABORATION4 KALKYLATOR Laborationens syfte I denna laboration ska en enkel kalkylator konstrueras med hjälp av VHDL och utvecklingsverktyget Vivado från Xilinx. Hårdvaran realiseras på det redan bekanta
Läs merSekvensnät. William Sandqvist
Sekvensnät Om en och samma insignal kan ge upphov till olika utsignal, är logiknätet ett sekvensnät. Det måste då ha ett inre minne som gör att utsignalen påverkas av både nuvarande och föregående insignaler!
Läs merProgrammerbar logik och VHDL. Föreläsning 1
Programmerbar logik och VHDL Föreläsning 1 Programmerbar logik och VHDL Programmerbar logik VHDL intro Upplägg, litteratur, examination Programmerbara kretsar Mikroprocessor Fix hårdvara som kan utföra
Läs merKOMBINATORISKA FUNKTIONER...1
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Lars Wållberg Håkan Joëlson 2002-10-10 v 1.4 Elektronik DIGITALTEKNIK Grunderna i VHDL Innehåll Inledning...1 KOMBINATORISKA FUNKTIONER...1
Läs merSimulering med ModelSim En kort introduktion
Linköpings universitet Institutionen för systemteknik Laborationer i digitalteknik Datorteknik 2017 Simulering med ModelSim En kort introduktion TSEA22 Digitalteknik D Linköpings universitet SE-581 83
Läs mer-c wc. Pre- Next state Out- Vi ser att tillstånden är redan sorterade i grupper med olika utsignaler,
9.17 Vi översätter beskrivningen till ett flödesdiagram, Figur E9.17a -c -c z=1 E A z=1 E A z=0 z=0 z=0 D z=0 D Figur E9.17a Flödesdiagram B z=0 B z=0 C z=0 C z=0 som vi i sin tur översätter till en flödestabell,
Läs merLABORATIONSINSTRUKTION LABORATION
Högskolan Dalarna Elektroteknik LABORATION LABORATIONSINSTRUKTION Sekvensnät med VHDL KURS Digitalteknik LAB NR Ver9 5 INNEHÅLL. Kaskadkopplad räknare 2. Elektronisk tärning NAMN KOMMENTARER PROGRAM/KURS
Läs merLösningförslag till Exempel på tentamensfrågor Digitalteknik I.
Lösningförslag till Exempel på tentamensfrågor Digitalteknik I.. Uttryckt i decimal form: A=28+32+8 + 2 =70 B=59 C=7 A+B+C=246 2. Jag låter A' betyda "icke A" A'B'C'D'+ABC'D'+A'BCD'+AB'CD'=D'(A'(B'C'+BC)+A(BC'+B'C))=
Läs merPARALLELL OCH SEKVENTIELL DATABEHANDLING. Innehåll
PARALLELL OCH SEKVENTIELL DATABEHANDLING Innehåll Parallellism i VHDL Delta delays och Simuleringstid VHDLs simuleringscykel Aktivering av Processer Parallella och sekventiella uttryck 1 Controller PARALLELLISM
Läs merTentamen i IE1204/5 Digital Design onsdagen den 5/
Tentamen i IE1204/5 Digital Design onsdagen den 5/6 2013 9.00-13.00 Tentamensfrågor med lösningsförslag Allmän information Examinator: Ingo Sander. Ansvarig lärare: William Sandqvist, tel 08-790 4487 (Kista
Läs merTentamen i IE1204/5 Digital Design onsdagen den 5/
Tentamen i IE1204/5 Digital Design onsdagen den 5/6 2013 9.00-13.00 Allmän information Exaator: Ingo Sander. Ansvarig lärare: William Sandqvist, tel 08-790 4487 (Kista IE1204) Tentamensuppgifterna behöver
Läs merIE1205 Digital Design: F11: Programmerbar Logik, VHDL för Sekvensnät
IE1205 Digital Design: F11: Programmerbar Logik, VHDL för Sekvensnät Programmable Logic Devices Under 1970-talet introducerades programmerbara logiska kretsar som betecknas programmable logic device (PLD)
Läs merDigital elektronik CL0090
Digital elektronik CL9 Föreläsning 3 27--29 8.5 2. My Talsystem Binära tal har basen 2 Exempel Det decimala talet 9 motsvarar 2 Den första ettan är MSB, Most Significant Bit, den andra ettan är LSB Least
Läs merLABORATION TSEA22 DIGITALTEKNIK D
2015 LABORATION TSEA22 DIGITALTEKNIK D Konstruktion av mindre digitala system med CPLD Version: 1.5 2015 (OVA, MK) Olov Andersson 1(12) 1. Inledning Syftet med laborationen är dels att öva på konstruktion
Läs merChalmers Tekniska Högskola Institutionen för Data- och Informationsteknik. EDA 321 Digitalteknik syntes Laboration 1 - VHDL
Chalmers Tekniska Högskola Institutionen för Data- och Informationsteknik EDA 321 Digitalteknik syntes 2011-2012 Laboration 1 - VHDL 1. EDA-verktyg 2. QuestaSim 3. Kombinatoriska nät 4. Sekvensnät Namn
Läs merDigitalteknik syntes Arne Linde 2012
Digitalteknik, fortsättningskurs Föreläsning 3 Kombinatoriska nät 202 VHDL repetition + Strukturell VHDL Lite repetition + Karnaughdiagram(4-6var), flera utgångar + Quine-McCluskey + intro tid 2 Entity
Läs merVHDL testbänk. Mall-programmets funktion. Låset öppnas när tangenten 1 trycks ned och sedan släpps. William Sandqvist
VHDL testbänk Mall-programmets funktion Låset öppnas när tangenten 1 trycks ned och sedan släpps. Keypad och Statecounter Bra val av datatyper gör koden självförklarande! K: in std_logic_vector(1 to 3);
Läs merTSEA22 Digitalteknik 2019!
1(43) 2019 Mattias Krysander Ingemar Ragnemalm 1(43) Föreläsning 7. Sekv3. enna föreläsning: Lösningar närmare verkligheten Synkronisering Enpulsare Problem till design 2(43)2(43) Förra föreläsningen:
Läs merOmtentamen IE Digital Design Måndag 14/
Omtentamen IE204-5 Digital Design Måndag 4/3 206 4.00-8.00 Allmän information ( TCOMK, Ask for an english version of this exam if needed ) Examinator: Ingo Sander. Ansvarig lärare: Kista, William Sandqvist
Läs merTentamen. TSEA22 Digitalteknik 5 juni, 2015, kl
Tentamen TSEA22 Digitalteknik 5 juni, 2015, kl. 08.00-12.00 Tillåtna hjälpmedel: Inga. Ansvarig lärare: Mattias Krysander Visning av skrivningen sker mellan 10.00-10.30 den 22 juni på Datorteknik. Totalt
Läs merIE1204/IE1205 Digital Design
TENTAMEN IE1204/IE1205 Digital Design 2012-12-13, 09.00-13.00 Inga hjälpmedel är tillåtna! Hjälpmedel Tentamen består av tre delar med sammanlagd tolv uppgifter, och totalt 30 poäng. Del A1 (Analys) innehåller
Läs merLAB VHDL-programmering
LAB VHDL-programmering Med ett breakoutboard kan man använda kopplingsdäck till komponenter som egentligen är avsedda för ytmontering på kretskort. Man kan enkelt prova olika kopplingar. På så sätt använder
Läs merÖversikt, kursinnehåll
Översikt, kursinnehåll Specifikation av digitala funktioner och system Digitala byggelement Kombinatoriska system Digital Aritmetik Synkrona system och tillståndsmaskiner Asynkrona system och tillståndsmaskiner
Läs merDIGITAL ELEKTRONIK. Laboration DE3 VHDL 1. Namn... Personnummer... Epost-adress... Datum för inlämning...
UMEÅ UNIVERSITET Tillämpad fysik och elektronik 2014 John Berge et al. DIGITAL ELEKTRONIK Laboration DE3 VHDL 1 Namn... Personnummer... Epost-adress... Datum för inlämning... Introduktion Syftet med denna
Läs merKombinationskretsar. Föreläsning 4 Digitalteknik Mattias Krysander Institutionen för systemteknik
Kombinationskretsar Föreläsning 4 Digitalteknik Mattias Krysander Institutionen för systemteknik Dagens föreläsning Laboration 1 Adderare Konstruktion med minne 3 Laborationsinformation TSEA51/52: Deadline
Läs merLABORATION DATORKONSTRUKTION TSEA83 UART. Namn och personnummer. Version: 1.0 2013 (OS)
LABORATION DATORKONSTRUKTION TSEA83 UART Version: 1.0 2013 (OS) Namn och personnummer Godkänd 1 blank sida 2 Innehåll 1 Inledning 5 1.1 Syfte................................. 5 1.2 Förberedelser............................
Läs merTenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2010-08-27 Skrivtid 9.00-14.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng inkl bonus Jourhavande lärare Per Lindgren Tel 070 376 8150 Tillåtna
Läs merDigital- och datorteknik, , Per Larsson-Edefors Sida 1
Digitala it elektroniksystem t Professor Per Larsson-Edefors perla@chalmers.se Digital- och datorteknik, 101122, Per Larsson-Edefors Sida 1 Introduktion Konstruktionsalternativ Kretskort med diskreta standardkomponenter.
Läs merFörsättsblad till skriftlig tentamen vid Linköpings universitet
Försättsblad till skriftlig tentamen vid Linköpings universitet Datum för tentamen 08-03-3 Sal (5) Tid 8- Kurskod TSEA Provkod TEN Kursnamn/benämning Provnamn/benämning Institution Antal uppgifter som
Läs merDigitalteknik 7.5 hp distans: 5.1 Generella sekvenskretsar 5.1.1
Digitalteknik 7.5 hp distans: 5.1 Generella sekvenskretsar 5.1.1 Från Wikipedia: Sekvensnät Ett sekvensnäts utgångsvärde beror inte bara på indata, utan även i vilken ordning datan kommer (dess sekvens).
Läs merDigital Konstruktion TSEA43. Ingemar Ragnemalm 2001, Olle Seger 2003-,
Digital Konstruktion TSEA43 Ingemar Ragnemalm 2001, Olle Seger 2003-, olles@isy.liu.se 17 mars 2010 Innehåll 1 Introduktion till VHDL 4 1.1 Inledning.............................. 4 1.2 Programmerbara
Läs merLABORATIONSINSTRUKTION
Högskolan Dalarna Institutionen för Elektroteknik LABORATION LABORATIONSINSTRUKTION LOG/iC, PLD, kombinatorik, sekvensnät KURS Digitalteknik LAB NR 6 INNEHÅLL. Inledning 2. Prioritetskodare 3. Elektronisk
Läs merTenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2011-08-26 Skrivtid 9.00-14.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng Jourhavande lärare Per Lindgren Tel 070 376 8150 Tillåtna hjälpmedel
Läs merTentamen i IE1204/5 Digital Design måndagen den 15/
Tentamen i IE1204/5 Digital Design måndagen den 15/10 2012 9.00-13.00 Allmän information Examinator: Ingo Sander. Ansvarig lärare: William Sandqvist, tel 08-790 4487 (Kista IE1204), Tentamensuppgifterna
Läs merIE1205 Digital Design: F9: Synkrona tillståndsautomater
IE25 Digital Design: F9: Synkrona tillståndsautomater Moore och Mealy automater F8 introducerade vippor och vi konstruerade räknare, skift-register etc. F9-F skall vi titta på hur generella tillståndsmaskiner
Läs merIE1204/5 Digital Design typtenta
IE1204/5 Digital Design typtenta Del A1 tio korta Analys-uppgifter 1p totalt 10p Rättas bara Rätt/Fel! Observera minst 6p på A1 om vi ska rätta vidare! Del A2 två Metodikuppgifter om totalt 10p. Rättas
Läs merTentamen i Digitalteknik, EITF65
Elektro- och informationsteknik Tentamen i Digitalteknik, EITF65 3 januari 2018, kl. 14-19 Skriv anonymkod och identifierare, eller personnummer, på alla papper. Börja en ny uppgift på ett nytt papper.
Läs merIE1204/5 Digital Design typtenta
IE1204/5 Digital Design typtenta Del A1 tio korta Analys-uppgifter 1p totalt 10p Rättas bara Rätt/Fel! Observera minst 6p på A1 om vi ska rätta vidare! Del A2 två Metodikuppgifter om totalt 10p. Rättas
Läs merIE1205 Digital Design: F8: Minneselement: Latchar och Vippor. Räknare
IE1205 Digital Design: F8: Minneselement: Latchar och Vippor. Räknare IE1205 Digital Design F1 F3 F2 F4 Ö1 Booles algebra, Grindar MOS-teknologi, minimering F5 F6 Ö2 Aritmetik Ö3 KK1 LAB1 Kombinatoriska
Läs merTentamen med lösningar för IE1204/5 Digital Design Torsdag 15/
Tentamen med lösningar för IE4/5 Digital Design Torsdag 5/ 5 9.-. Allmän information Eaminator: Ingo Sander. Ansvarig lärare: Kista, William Sandqvist, tel 8-79 44 87. KTH Valhallavägen, Fredrik Jonsson,
Läs merOmtentamen med lösningar i IE1204/5 Digital Design Fredag 10/
Omtentamen med lösningar i IE24/5 Digital Design Fredag /4 25 8.-2. Allmän information Examinator: Ingo Sander. Ansvarig lärare: William Sandvist, tel 8-794487 / Fredrik Jonsson Tentamensuppgifterna behöver
Läs merKonstruktionsmetodik för sekvenskretsar. Föreläsning 7 Digitalteknik Mattias Krysander Institutionen för systemteknik
Konstruktionsmetodik för sekvenskretsar Föreläsning 7 Digitalteknik Mattias Krysander Institutionen för systemteknik 2 Dagens föreläsning Hantering av insignaler Initiering av starttillstånd Inför lab
Läs merTentamen IE Digital Design Måndag 23/
Tentamen IE104-5 Digital Design Måndag 3/10 017 14.00-18.00 Allmän information ( TCOMK, Ask for an english version of this exam if needed ) Examinator: Ingo Sander. Ansvarig lärare: Kista, William Sandqvist
Läs merStrukturell VHDL. Grundläggande kunskaper om. och TESTBÄDD. UMEÅ UNIVERSITET Tillämpad fysik och elektronik Lars Wållberg ver 1.
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Lars Wållberg 2005-01-01 ver 1.0 Grundläggande kunskaper om Strukturell VHDL och TESTBÄDD Innehållsförteckning. sid Strukturbeskrivning 2 Digitalkonstruktionen
Läs merTenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2009-06-04 Skrivtid 9.00-13.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng inkl bonus Jourhavande lärare Per Lindgren Tel 070 376 8150 Tillåtna
Läs merDigital Design IE1204
Digital Design IE1204 Kursomgång för IT, (ME), och IT-Kandidat, Kista. F11 Programmerbar logik VHDL för sekvensnät william@kth.se IE1204 Digital Design F1 F3 F2 F4 Ö1 Booles algebra, Grindar MOS-teknologi,
Läs merTentamen i Digitala system - EITA15 15hp varav denna tentamen 4,5hp
Tentamen i Digitala system - EITA15 15hp varav denna tentamen 4,5hp Institutionen för elektro- och informationsteknik Campus Helsingborg, LTH 2018-01-09 8.00-13.00 (förlängd 14.00) Uppgifterna i tentamen
Läs merTenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2008-08-29 Skrivtid 9.00-13.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng inkl bonus Jourhavande lärare Johan Eriksson Tel 070 589 7911 Tillåtna
Läs merTentamen i IE1204/5 Digital Design Torsdag 29/
Tentamen i IE1204/5 Digital Design Torsdag 29/10 2015 9.00-13.00 Allmän information ( TCOMK, Ask for an english version of this exam if needed ) Examinator: Ingo Sander. Ansvarig lärare: William Sandqvist
Läs merTentamen i Digitala system - EDI610 15hp varav denna tentamen 4,5hp
Tentamen i Digitala system - EDI610 15hp varav denna tentamen 4,5hp Institutionen för elektro- och informationsteknik Campus Helsingborg, LTH 2016-12-22 8.00-13.00 Uppgifterna i tentamen ger totalt 60
Läs merDigital Design IE1204
Digital Design IE1204 F9 Tillståndsautomater del1 william@kth.se IE1204 Digital Design F1 F3 F2 F4 Ö1 Booles algebra, Grindar MOS-teknologi, minimering F5 F6 Ö2 Aritmetik Ö3 KK1 LAB1 Kombinatoriska kretsar
Läs merSekvensnät i VHDL del 2
Laboration 6 i digitala system ht-16 Sekvensnät i VHDL del 2 Realisering av Mealy och Moore i VHDL............................. Namn............................. Godkänd (datum/sign.) 2 Laborationens syfte
Läs merINTRODUKTION TILL VIVADO
INTRODUKTION TILL VIVADO LABORATION1 Under laborationerna kommer vi att konstruera/beskriva ett antal kretsar med hjälp av VHDL (Very high speed integrated circuit Hardware Description Language). För att
Läs merLösningsföslag till Exempel på tentamensuppgifter i Digitalteknik I
Lösningsföslag till Exempel på tentamensuppgifter i Digitalteknik I Flervalsfrågor. A 2. C 3. B 4. D 5. A 6. B 7. C 8. D 9. C 0. B. B 2. C 3. A 4. C 5. A Problemuppgifter. Uttryckt i decimal form: A=28+32+8
Läs merLABORATION TSEA22 DIGITALTEKNIK D
2016 LABORATION TSEA22 DIGITALTEKNIK D Konstruktion av mindre digitala system med CPLD Version: 2.2 2015 (OVA, MK) 2016 (OVA, MK) Olov Andersson 1(14) 1. Inledning Syftet med laborationen är dels att öva
Läs merFörsättsblad till skriftlig tentamen vid Linköpings Universitet
Försättsblad till skriftlig tentamen vid Linköpings Universitet Datum för tentamen 03-05-3 Salar U, KÅRA, U3 Tid -8 Kurskod TSEA Provkod TEN Kursnamn Digitalteknik Institution ISY Antal uppgifter som ingår
Läs merLaboration D181. ELEKTRONIK Digitalteknik. Kombinatoriska kretsar, HCMOS. 2008-01-24 v 2.1
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Christer Ardlin/Lars Wållberg/ Dan Weinehall/Håkan Joëlson 2008-01-24 v 2.1 ELEKTRONIK Digitalteknik Laboration D181 Kombinatoriska kretsar,
Läs merTentamen i IE Digital Design Fredag 21/
Tentamen i IE204-5 Digital Design Fredag 2/0 206 09.00-3.00 Allmän information (TCOMK, Ask for an english version of this exam if needed) Examinator: Ingo Sander. Ansvarig lärare: Kista, William Sandqvist
Läs merEtt minneselements egenskaper. F10: Minneselement. Latch. SR-latch. Innehåll:
F: Minneselement Innehåll: - Latchar - Flip-Flops - egister - Läs- och skrivminne (andom-access Memory AM) - Läsminne (ead Only Memory OM) Ett minneselements egenskaper Generellt sett så kan följande operationer
Läs merTentamen med lösningar IE Digital Design Måndag 23/
Tentamen med lösningar IE04-5 Digital Design Måndag 3/0 07 4.00-8.00 Allmän information ( TCOMK, Ask for an english version of this exam if needed ) Examinator: Ingo Sander. Ansvarig lärare: Kista, William
Läs merF5 Introduktion till digitalteknik
Exklusiv eller XOR F5 Introduktion till digitalteknik EDAA05 Roger Henriksson Jonas Wisbrant På övning 2 stötte ni på uttrycket x = (a b) ( a b) som kan utläsas antingen a eller b, men inte både a och
Läs merLaboration VHDL introduktion
Laboration VHDL introduktion Digital Design IE1204 (Observera! Ingår inte för IE1205) Observera! För att få laborera måste Du ha: bokat en laborationstid i bokningssystemet (Daisy). löst ditt personliga
Läs merLåskretsar och Vippor
Låskretsar och Vippor Låskretsar (latch) och vippor (flip-flop) är kretsar med minnesfunktion. De ingår i datorns minnen och i processorns register. SR-låskretsen är i princip datorns minnescell Q=1 Q=0
Läs merGenerering av analoga signaler från XSV300
Generering av analoga signaler från XSV300 Examensarbete utfört i elektroniksystem av David Kronqvist och Fredrick Carlsson LiTH-ISY-EX-ET-0224-2003 Linköping 2003 Generering av analoga signaler från XSV300
Läs merProgrammerbar logik och VHDL. Föreläsning 4
Programmerbar logik och VHDL Föreläsning 4 Förra gången Strukturell VHDL Simulering med ISim Strukturell VHDL Simulering test_bench specificerar stimuli Simulatorn övervakar alla signaler, virtuell logik-analysator
Läs merDigital Design IE1204
Digital Design IE1204 F8 Vippor och låskretsar, räknare william@kth.se IE1204 Digital Design F1 F3 F2 F4 Ö1 Booles algebra, Grindar MOS-teknologi, minimering F5 F6 Ö2 Aritmetik Ö3 KK1 LAB1 Kombinatoriska
Läs mer