Ett minneselements egenskaper. F10: Minneselement. Latch. SR-latch. Innehåll:

Transkript

1 F: Minneselement Innehåll: - Latchar - Flip-Flops - egister - Läs- och skrivminne (andom-access Memory AM) - Läsminne (ead Only Memory OM) Ett minneselements egenskaper Generellt sett så kan följande operationer utföras på ett minneselement - Skriv: Värdet på signalen som ligger på ingången skrivs in i minnet. - Lagra: Värdet som skrevs in i minneselementet hålls kvar även om värdet på insignalen förändras. - Läs: Läs-operationen tillhandahåller det lagrade värdet på utgången. M = : skriv i minnet = : håll värdet i minnet ( 3 2 ) 2 ( 3 2 ) Latch En latch är ett minneselement med följande egenskaper: - en kan vara transparent: d.v.s utgången följer ingången - en kan låsa ett värde (latch): d.v.s minnes ett binärt värde (= eller =) genom att använda en bistabil krets. Generell modell: S-latch - S-latchen har två ingångar som aktiverar latchens två grundläggande operationer: Set (S): Latchens innehåll tvingas till värdet (=) eset (): Latchens innehåll tvingas till värdet (=) L Tidsdiagram: Tidsdiagram: S transparent-mode latch-mode transparent-mode 3 ( 3 2 ) ( 3 2 )

2 S-latch baserad på NO-grindar Kretsschema och funktion: S-latch baserad på NAN-grindar Kretsschema och funktion: 5 ( 3 2 ) 6 ( 3 2 ) Klockad S-latch - Synkronisering av set- och resetsignalerna med hjälp av en klocksignal. Logiskt schema och symbol Klockad -latch - Skrivning av data till latchen synkroniseras av en klocksignal Logiskt schema och symbol: S-latch Tidsdiagram: 7 ( 3 2 ) 8 ( 3 2 )

3 Flank-triggade vippor Master-Slave konfiguration för flank-triggad vippa Klockad -latch Master-slave konfiguration: - Nivån på klocksignalen avgör när nytt data ska skrivas in till latchen. Klockad -vippa (-flip-flop) - Nytt data skrivs in i vippan på flanken av klocksignalen Jämförelse: Master-Slave vippa master-latch slave-latch -latch -vippa Polaritet - En positivt flanktriggad vippa läser in nytt data då f gör övergången fi. - En negativt flanktriggad vippa läser in nytt data då f gör övergången fi. - å f = : master-latchen är stängd och slave-latchen transparent. Vippans värde ligger i master-latchen. - å f = : master-latchen är transparent och slave-latchen stängd. Vippans värde ligger i slave-latchen. Master-latchen är öppen och nytt värde kan skrivas in - å f fi: Master-latchens värde förs över via slave-latchen till utgången. 9 ( 3 2 ) ( 3 2 ) - Lagra n-bitars binära tal Konstruktion: egister - Parallellkoppling av n stycken minneselement Samtliga element kan läsas och skrivas samtidigt. - Sammankoppling av individuella vippor till ett 8-bitars register Skiftregister - Ett skiftregister flyttar det lagrade binära talet i "sidled" vänster eller höger. - Exempel: Cykel : x Cykel : y skifta höger skifta vänster Cykel 2: x Cykel 2: y - Ett register kan ses som ett enda byggblock Exempel på användning: - Multiplicera med 2 (skifta vänster) - ividera med 2 (skifta höger) - Omvandla data från parallell form till seriell form ( 3 2 ) 2 ( 3 2 )

4 Namn: Skiftregister för Seriellt in och Seriellt ut - Serial-In Serial-Out (SISO) register serin: -bits seriell ingång serout: -bits seriell utgång serout = serin fördröjd n klockperioder i ett n-bitars SISOregister För ett -bitars SISO register Skiftregister för Seriellt in och Parallellt ut Namn: - Serial-In Parallel-Out (SIPO) register Seriell till parallel konvertering För ett -bitars SIPO register: serin serin serout clk clk 3 ( 3 2 ) ( 3 2 ) Skiftregister för Parallellt in och Seriellt ut Skiftregister för Parallellt in och Parallellt ut Namn: - Parallel-In Serial-Out (PISO) register - Exempel: Parallell till seriell konvertering Load/Shift = : i i Load/Shift = : i i+ Namn: - Parallel-In Parallel-Out (PIPO) register load/shift serin Generellt, kan användas för att göra vilken typ av skiftregister serout clk 5 ( 3 2 ) 6 ( 3 2 )

5 Statisk AM cell - Håller bits information statiskt, d.v.s data ligger kvar ända tills nytt data skrivs in. Minneselement: - Konstrueras med två sammankopplade inverterare: Adresseringsteknik: Adressering av minnescell - Minneselementet kommer man åt via två omkopplare (switchar) - Switcharna kontrolleras av en -signal som kallas "word line" (WL) WL = så håller minnescellen sitt värde WL = så tillåts antingen läs- eller skrivoperation - Om skriv- eller läsoperation ska göras bestäms av speciella kretsar (som inte visas här) 7 ( 3 2 ) 8 ( 3 2 ) Matriser med SAM celler - x 8 bitars minne, d.v.s binärt tal (ord) som består av 8 bitar kan lagras. - Funktion: WL = : minnescellerna isoleras från in- och utgångarna (b i ) WL = : samtliga minnesceller i ordet kan kommas åt antingen för skrivning eller läsning. Matriser med SAM celler - 8 x 8 bitars minne, d.v.s 8 binära tal (ord) som består av 8 bitar kan lagras. Ingångar: A 2 A A adresserar ett ord /W styr om skrivning eller läsning ska göras på det adresserade ordet. ata in är data som ska skrivas till minnet. Enable aktiverar hela minnesmatrisen. Utgångar: ata out är data som läses från minnet. 9 ( 3 2 ) 2 ( 3 2 )

6 Läsminne (ead Only Memory - OM) - En kombinatorisk krets med n ingångar och b utgångar. - Innehållet i minnet bestäms av användaren och programmeras en enda gång. - Minnet är "icke-flyktigt", d.v.s. innehållet finns kvar även utan matningsspänning. Olika synsätt: OM - Ett OM lagrar 2 n ord med vardera b bitar. - Ett OM largrar en logisk funktion som motsvarar en sanningstabell med n ingångar och b utgångar. n 2 n b OM b Adressingångar atautgångar n = 2 b = A A 3 2 Lagrar stycken -bitars ord eller lagrar funktioner med 2 ingångsvariabler. 2 ( 3 2 ) 2 2 ( 3 2 ) Exempel: Kombinatorisk logik med OM Intern struktur för en x bitars diod-om Konstruktionsuppgift: Konstruera en krets med 3 ingångar och utgångar med den logiska funktionen specificerad i sanningstabellen nedan. et är en 2- avkodare med "polaritetskontroll". A2 A A 3 2 I I POL 8 OM A A A2 2 3 Y Y Y2 Y3 A 2- AVKOAE +5V W W A2 = Polaritet, = aktiv låg, = aktiv hög A, A = I, I, två-bitars ingång till avkodaren,..., 3, fyra-bitars avkodad utgång A W2 W3 2 aktivt höga utgångar diod ingen diod ( 3 2 ) 2 ( 3 2 )

7 Minnesorganisation: Exempel 6 x OM +5V Minnesorganisation: 6 x OM med 2-dimensionell avkodning +5V 6-6 AVKOAE 3-8 AVKOAE W W A5 W A5 W A A3 W63 Avkodaren blir åtminstone 6 stycken 6-ingångars grindar, inte bra! Kretsen blir väldigt hög och smal, inte bra. Man eftersträvar så kvadratiska kretsar som möjligt. Minnet måste organiseras på ett annat sätt. W7 A2 - A Multiplexer etta ger en 8 8 diodmatris som är nästan kvadratisk. 2 5 ( 3 2 ) 2 6 ( 3 2 ) OM som komponent AM som komponent Gränssnitt: A - A: Adresser EN: Enable-signal som lägger ut addresserat data på utgångarna (7-) 7-: atautgångar Gränssnitt: A - A: Adresser - : ata som ska skrivas i minnet på positionen given av adressen. /W: Anger om minnet ska vara i skriv 7-: atautgångar som visar innehållet i minnet som pekas ut av adressen 2 7 ( 3 2 ) 2 8 ( 3 2 )

8 Minnens gränssnitt mot buss Bakgrund: I många situationer så kopplas flera minnens utgångar samman på en gemensam buss. För att göra detta möjligt inför man "three-state logik": Three-state buffer: in out Z Z Minnesexpansion Utökning av antal bitar i varje ord i minnet: - Exempel: Ta fram ett minne med 256 ord där varje ord är 8 bitar utifrån en OM komponent med 256 ord á bitar. OM komponent: 256x OM A 7 - A 3 - A 7 - A A 7 - A Utökning av minnet: 256x OM 256x OM A A A 7 - A Endast den vänstra kretsen driver nod A? Båda kretsarna driver samtidigt nod A ( 3 2 ) 3 ( 3 2 ) Utökning av antalet ord i minnet: Minnesexpansion - Exempel: Ta fram ett minne med 52 ord där varje ord är bitar utifrån en OM komponent med 256 ord á bitar. OM komponent: 256x OM A 7 - A 3 - A 8 A 7 - A Utökning av minnet: 256x OM (adress 256-5) A 7 - A 3-256x OM (adress -255) A 7 - A Minnesexpansion Ta fram ett minne med 2 ord där varje ord är bitar utifrån en OM komponent med 256 ord á bitar. A 9 A 8 A 7 - A 2- avkodare I I e e 3 e 2 e e 256x OM (768-23) A 7 - A 3-256x OM (adress ) A 7 - A 3-256x OM (adress 256-5) A 7 - A 3-256x OM (adress -255) A 7 - A ( 3 2 ) 3 2 ( 3 2 )