LOG/iC2. Introduction
|
|
- Anna-Karin Hermansson
- för 7 år sedan
- Visningar:
Transkript
1 LOG/iC2 Introduction L * L * L * L * L * L * L * /PLS
2 LOG/iC Main Menu The symbols on the main menu from left to right: : Creating new designs : Opening existing designs : Starting optimization phase : Starting output generation phase : Starting LOG/iC hierarchy editor : Starting LOG/iC PLD data base : Functional simulation : Pre-layout simulation : Timing simulation : Editing Verilog stimulus file : Opening LOG file of LOG/iC simulator : Generating/changing design options : Deleting design options : Help
3
4 TEMPLATE.DCB (Hjälpfil med alla programsyntax) design-name, version/date/revision designer's name company design function : Please remove unused keywords and comments (WA4496) *INTERFACE IN: name,...; input signals OUT: name,...; output signals and feedbacks INOUT: name,...; bidirectional signals *LOCAL COLLAPSE: name,...; remove listed signals (default) KEEP : name,...; keep listed signals *LEVEL LOW = name,...; *BOOLEAN-EQUATIONS equations incl. special functions.clk.rs.ps.e.oe.xra.xrb y-name = equation ; y-name.sfc = equation ; *FUNCTION-TABLE $DEFAULT: X x-name = value,... : Y y-name = value,... ; $HEADER : X x-name,... : Y y-name,... ; X constant condition,... : Y constant equation,... ; X $REST : Y constant equation,... ; *FLOW-TABLE Mealy flow table $DEFAULT: X x-name = value,... : Y y-name = value,... ; $HEADER : X x-name,... : Y y-name,... ; S constant: X constant condition,... : Y constant condition,... : F constant; X $REST : Y constant condition,... : F constant; S [1..3] :X 001 : Y 00- : F2; S [8,11] :X $REST : Y 1-1 : F[1..2]; Moore flow table $DEFAULT: X x-name = value,... : Z y-name = value,... ; $HEADER : X x-name,... : Y y-name,... ; S constant: Z constant,... ; X constant condition,... : F constant; X $REST : F constant; S 1 : Z 11 ; X 0- : F 1; X $REST : F 2;
5 state encoding $HEADER : Q y-name,... ; S constant: Q constant $BINARY $GRAY $NUMBER $Z-VALUES $1-HOT,...; $HEADER : Q qq[1..2] ; S [1..4] : Q $BINARY ; *SUBCIRCUITS instance-name = subcircuit-name ( form-name = act-name,... ); *MACROS instance-name = macro-name ( form-name = act-name,... ) { property-list } ; *SPECIAL-FUNCTIONS y-name.fbk = COMB PIN REG ; y-name.inv = NO YES ; y-name.reg = NONE DFL TFL LATCH RS JK ; TEMPLATE.DDV (Hjälpfil med alla programsyntax) design-name, version/date/revision designer's name company Please remove unused keywords and comments (AS4660) *COMMENT You may find additional infomation about the keywords used in this file in the LOG/iC2 HELP files. Please refer to: - "SYNTAX REFERENCE" - "Structure of the device description file.ddv" Please note, that the compiler directives "@PART" and "@DEVICE" are not available in LOG/iC2 EVAL. By the way. You may change any text into comment, by adding "" in front of the respective text. The "" is valid for one single line only *PLD TYPE = devicename ; TYPE = GAL22V10; *PINS name of I/O-signal = pin-number,...; reset = 2, data[0..7] = [3..5, 8..12]; *FUSES $fuse-number = BLOWN INTACT ;
6 KOMBEX.DCB Kodomvandlare Funktion: Kombinatorisk krets som omvandlar NBCD-kod till Excess-3-kod. Kretsen realiseras i en PALCE22V10. *INTERFACE IN: A[1..4]; Deklaration av insignaler OUT: U[1..4]; Deklaration av utsignaler *FUNCTION-TABLE $HEADER : X A[1..4]: Y U[1..4]; Rubrikrad för funktionstabellen X 0000 : Y 0011; X 0001 : Y 0100; X 0010 : Y 0101; X 0011 : Y 0110; X 0100 : Y 0111; X 0101 : Y 1000; X 0110 : Y 1001; X 0111 : Y 1010; X 1000 : Y 1011; X 1001 : Y 1100; X $REST : Y ----; KOMBEX.DDV Kodomvandlare Funktion: Kombinatorisk krets som omvandlar NBCD-kod till Excess-3-kod. Kretsen realiseras i en PALCE22V10. *PLD TYPE = PALCE22V10; *PINS A[1..4] = [2..5]; U[1..4] = [19..16];
7 Utskrift från filen KOMBEX.l2o Design: kombex Kodomvandlare PLD OPTIMIZATION REPORT (FACT) CPU TIME QUOTA PER FUNCTION: 10 SEC FUNCTION INV P-TERMS LITERALS CPU-TIME FLAGS ALL DIFF U1 NO < 1 /U1 YES < 1 U2 NO < 1 /U2 YES < 1 U3 NO < 1 /U3 YES FACT MINIMIZATION: 1 SEC Design: kombex Kodomvandlare **************************************************** *** BOOLEAN EQUATIONS *** **************************************************** /U1 = /A1 & /A2 + /A1 & /A3 & /A4 ; U2 = A2 & /A3 & /A4 + /A2 & A3 + /A2 & A4 ; U3 = A3 & A4 + /A3 & /A4 ; U4 = /A4 ; LOG/iC2 - (C)PLD OPTIMIZER CPU TIME USED: 1 SEC
8 SEKVMOO.DCB Sekvensnät av Mooretyp Funktion: Exempel på syntax för sekvensnät. Nätet realiseras i en PALCE22V10 *INTERFACE IN: SCLK, A,B,RES; Deklaration av insignaler, SCLK = klocksignal OUT: Q1, UT; Deklaration av utsignaler *BOOLEAN-EQUATIONS Q1.CLK = SCLK; UT.CLK = SCLK; Q1.RS = RES; UT.RS = RES; Gemensam klocksignal till alla registerutgångar Asynkron reset av registerutgångar *FLOW-TABLE $HEADER : X [A,B] : Z [Q1,UT]; Deklaration av signaler (A,B) som styr övergångar mellan tillstånd och utsignaler (Q1,UT) av MOORE-typ (obs Z). [ ]-paranteserna innebär att signalernas värden kan skrivas som ett bitfält (utan kommatecken). S1: Z 00; Definierar utsignalerna i tillståndet S1 X 00 : F1; Definierar villkoren för övergångar till X 01 : F3; nästa tillstånd x 1- : F2; S2: Z 01; X 00 : F3; X 01 : F2; x 1- : F4; S3: Z 11; X 00 : F1; X 01 : F3; x 1- : F2; S4: Z 10; X 00 : F3; X 01 : F2; x 1- : F4; $HEADER : Q [Q1,UT]; Deklaration av variabler som ingår i tillståndskodningen. I detta fall (MOORE) används utsignalerna för kodningen S [1..4] : Q $Z-VALUES; Definierar värden för tillstånden SEKVMOO.DDV Sekvensnät av Mooretyp Funktion: Exempel på syntax för sekvensnät. Nätet realiseras i en PALCE22V10 *PLD TYPE = PALCE22V10; *PINS SCLK=1, RES=2, A=3, B=4, Q1=14, UT=15;
9 Utskrift från filen SEKMOO.l2o Design: sekvmoo Sekvensnät av Mooretyp PLD OPTIMIZATION REPORT (FACT) CPU TIME QUOTA PER FUNCTION: 10 SEC FUNCTION INV P-TERMS LITERALS CPU-TIME FLAGS ALL DIFF Q1.D NO < 1 /Q1.D YES < 1 UT.D NO < 1 /UT.D YES < 1 FACT MINIMIZATION: 0 SEC - **************************************************** *** BOOLEAN EQUATIONS *** **************************************************** Q1.D := Q1 & /UT & A + /Q1 & UT & A + Q1 & UT & /A & B + /Q1 & /UT & /A & B + Q1 & /UT & /B + /Q1 & UT & /B ; Q1.RS = RES ; Q1.CLK = SCLK ; /UT.D := Q1 & /UT & A + /Q1 & UT & A + Q1 & UT & /A & /B + /Q1 & /UT & /A & /B ; UT.RS = RES ; UT.CLK = SCLK ; LOG/iC2 - (C)PLD OPTIMIZER CPU TIME USED: 1 SEC
10 SEKMEA.DCB Sekvensnät av Mealytyp Funktion: Exempel på syntax för sekvensnät. Nätet realiseras i en PALCE22V10 *INTERFACE IN: SCLK, A,B, RES; Deklaration av insignaler, SCLK = klocksignal OUT: Q1, UT; Deklaration av utsignaler *BOOLEAN-EQUATIONS Q1.CLK = SCLK; UT.CLK = SCLK; Q1.RS = RES; UT.RS = RES; Gemensam klocksignal till alla registerutgångar Asynkron reset av registerutgångar *FLOW-TABLE $HEADER : X [A,B] : Y UT; Deklaration av signaler (A,B) som styr övergångar mellan tillstånd och utsignal (Y) av MEALY-typ. [ ]-paranteserna innebär att signalernas värden kan skrivas som ett bitfält (utan kommatecken). S1: X 00 : Y 0 : F1; Definierar utsignalerna i tillståndet S1 och villkoren X 01 : Y 1 : F1; för övergångar tillnästa tillstånd X 1- : Y 1 : F2; S2: X 00 : Y 1 : F1; X 01 : Y 1 : F2; X 1- : Y 0 : F2; $HEADER : Q Q1; Deklaration av variabler som ingår i tillståndskodningen. S [1..2] : Q $BINARY; Definierar värden för tillstånden SEKMEA.DDV Sekvensnät av Mealytyp Funktion: Exempel på syntax för sekvensnät. Nätet realiseras i en PALCE22V10 *PLD TYPE = PALCE22V10; *PINS SCLK=1, RES=2, A=3, B=4, Q1=14, UT=15;
11 Utskrift från filen SEKMEA.l2o Design: sekvmea Sekvensnät av Mealytyp PLD OPTIMIZATION REPORT (FACT) CPU TIME QUOTA PER FUNCTION: 10 SEC FUNCTION INV P-TERMS LITERALS CPU-TIME FLAGS ALL DIFF Q1.D NO < 1 /Q1.D YES < 1 UT.D NO < 1 /UT.D YES < 1 FACT MINIMIZATION: 1 SEC - **************************************************** *** BOOLEAN EQUATIONS *** **************************************************** Q1.D := Q1 & /UT & A + /Q1 & UT & A + Q1 & UT & /A & B + /Q1 & /UT & /A & B + Q1 & /UT & /B + /Q1 & UT & /B ; Q1.RS = RES ; Q1.CLK = SCLK ; /UT.D := Q1 & /UT & A + /Q1 & UT & A + Q1 & UT & /A & /B + /Q1 & /UT & /A & /B ; UT.RS = RES ; UT.CL = SCLK ; LOG/iC2 - (C)PLD OPTIMIZER CPU TIME USED: 1 SEC
12 PALCE22V10 ********************** *** PINOUT (DIL) *** ********************** SCLK A B en SEKMEA.PP2 (JEDEC-fil med programmeringsdata) $DEVICE PALCE22V10 ; $PIN 1 = SCLK ; 2 = RES ; 3 = A ; 4 = B ; 14 = Q1 ; 15 = UT ; $END * D0000* G0* QP024* QF05828* F0* L * L * L * L * L * L * L * L * C2496* 0000
LABORATIONSINSTRUKTION
Högskolan Dalarna Institutionen för Elektroteknik LABORATION LABORATIONSINSTRUKTION LOG/iC, PLD, kombinatorik, sekvensnät KURS Digitalteknik LAB NR 6 INNEHÅLL. Inledning 2. Prioritetskodare 3. Elektronisk
IE1205 Digital Design: F9: Synkrona tillståndsautomater
IE25 Digital Design: F9: Synkrona tillståndsautomater Moore och Mealy automater F8 introducerade vippor och vi konstruerade räknare, skift-register etc. F9-F skall vi titta på hur generella tillståndsmaskiner
Digitalteknik 7.5 hp distans: 5.1 Generella sekvenskretsar 5.1.1
Digitalteknik 7.5 hp distans: 5.1 Generella sekvenskretsar 5.1.1 Från Wikipedia: Sekvensnät Ett sekvensnäts utgångsvärde beror inte bara på indata, utan även i vilken ordning datan kommer (dess sekvens).
Programmerbar logik (PLD) Programmeringsspråket VHDL Kombinatoriska funktioner i VHDL för PLD Sekvensfunktioner i VHDL för PLD
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Håkan Joëlson 2003-09-15 v 2.1 DIGITALTEKNIK Laboration D163 Programmerbar logik (PLD) Programmeringsspråket VHDL Kombinatoriska funktioner
Föreläsning 4 IS1300 Inbyggda system
Föreläsning 4 IS1300 Inbyggda system Programutveckling Exempel PingPong Idé Tillståndsdiagram State machine Skapa projekt Testning av programvara Peripheral Library till STM32 Programmeringsuppgiften RS232
Introduktion till syntesverktyget Altera Max+PlusII
Lunds Universitet LTH Ingenjörshögskolan Ida, IEA Helsingborg Laboration nr 5 i digitala system, ht-12 Introduktion till syntesverktyget Altera Max+PlusII Beskrivning i VHDL och realisering av några enkla
DIGITALTEKNIK. Laboration D172
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Håkan Joëlson 2006-02-24 v 1.2 DIGITALTEKNIK Laboration D172 Programmerbar logik (PLD) Programmeringsspråket VHDL Kombinatoriska funktioner
Laboration D159. Sekvensnät beskrivna med VHDL och realiserade med PLD. Namn: Datum: Epostadr: Kurs:
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Lars Wållberg/Håkan Joëlson 2001-03-01 v 1.5 ELEKTRONIK Digitalteknik Laboration D159 Sekvensnät beskrivna med VHDL och realiserade med PLD
(2B1560, 6B2911) HT08
Royal Institute of Technology, KTH, Kista School of Information and Communication Technology, ICT Department of Electronics, Computer and Software, ECS Digital Design, IE1204 (2B1560, 6B2911) HT08 OBS!
Sekvensnät i VHDL del 2
Laboration 6 i digitala system ht-16 Sekvensnät i VHDL del 2 Realisering av Mealy och Moore i VHDL............................. Namn............................. Godkänd (datum/sign.) 2 Laborationens syfte
Laboration D184. ELEKTRONIK Digitalteknik. Sekvensnät beskrivna med VHDL och realiserade med PLD
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Lars Wållberg/Dan Weinehall/ Håkan Joëlson 2010-05-06 v 1.7 ELEKTRONIK Digitalteknik Laboration D184 Sekvensnät beskrivna med VHDL och realiserade
Styrteknik : Funktioner och funktionsblock
PLC2A:1 Variabler och datatyper Allmänt om funktioner och funktionsblock Programmering av funktioner Programmering av funktionsblock PLC2A:2 Variabler i GX IEC Developer Global and Local Variables Variables
LUNDS TEKNISKA HÖGSKOLA Institutionen för Elektro- och Informationsteknik
LUNDS TEKNISKA HÖGSKOLA Institutionen för Elektro- och Informationsteknik SIGNALBEHANDLING I MULTIMEDIA, EITA50, LP4, 209 Inlämningsuppgift av 2, Assignment out of 2 Inlämningstid: Lämnas in senast kl
SEKVENSKRETSAR. Innehåll
SEKVENSKRETSAR Innehåll Synkrona sekvenskretsar Tillståndsdiagram / tillståndstabell Definition av Moore- och Mealy-maskiner Tillståndskodning Syntes av sekventiell logik Räknare SEKVENSKRETSAR EXEMPEL
Styrteknik: Binära tal, talsystem och koder D3:1
Styrteknik: Binära tal, talsystem och koder D3:1 Digitala kursmoment D1 Boolesk algebra D2 Grundläggande logiska funktioner D3 Binära tal, talsystem och koder Styrteknik :Binära tal, talsystem och koder
Beijer Electronics AB 2000, MA00336A, 2000-12
Demonstration driver English Svenska Beijer Electronics AB 2000, MA00336A, 2000-12 Beijer Electronics AB reserves the right to change information in this manual without prior notice. All examples in this
Styrteknik: Grundläggande logiska funktioner D2:1
Styrteknik: Grundläggande logiska funktioner D2:1 Digitala kursmoment D1 Boolesk algebra D2 Grundläggande logiska funktioner D3 Binära tal, talsystem och koder Styrteknik: Grundläggande logiska funktioner
Digital Design IE1204
Digital Design IE1204 F9 Tillståndsautomater del1 william@kth.se IE1204 Digital Design F1 F3 F2 F4 Ö1 Booles algebra, Grindar MOS-teknologi, minimering F5 F6 Ö2 Aritmetik Ö3 KK1 LAB1 Kombinatoriska kretsar
Sekvensnät Som Du kommer ihåg
Sekvensnät Som Du kommer ihåg Designmetodik Grundläggande designmetodik för tillståndsmaskiner. 1. Analysera specifikationen för kretsen 2. Skapa tillståndsdiagram 3. Ställ upp tillståndstabellen 4. Minimera
VHDL 1. Programmerbara kretsar
VHDL 1 Programmerbara kretsar CPLD FPGA VHDL Kombinatorik with-select-when when-else Sekvensnät process case if-then-else Programmerbara kretsar PLD = programmable logic device CPLD = complex PLD, i princip
Digital Design IE1204
Digital Design IE1204 F10 Tillståndsautomater del II william@kth.se IE1204 Digital Design F1 F3 F2 F4 Ö1 Booles algebra, Grindar MOS-teknologi, minimering F5 F6 Ö2 Aritmetik Ö3 KK1 LAB1 Kombinatoriska
electiaprotect GSM SEQURITY SYSTEM Vesta EZ Home Application SMART SECURITY SYSTEMS! SVENSKA ios... 2-4 Android... 5-7
GSM SEQURITY SYSTEM Vesta EZ Home Application SVENSKA ios... 2-4 Android... 5-7 ENGLISH ios... 8-10 Android... 11-13 electiaprotect SMART SECURITY SYSTEMS! 1.1. Vesta EZ Home för ios Vesta EZ Home för
Tenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2008-08-29 Skrivtid 9.00-13.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng inkl bonus Jourhavande lärare Johan Eriksson Tel 070 589 7911 Tillåtna
Programmerbar logik och VHDL. Föreläsning 4
Programmerbar logik och VHDL Föreläsning 4 Förra gången Strukturell VHDL Simulering med ISim Strukturell VHDL Simulering test_bench specificerar stimuli Simulatorn övervakar alla signaler, virtuell logik-analysator
Isolda Purchase - EDI
Isolda Purchase - EDI Document v 1.0 1 Table of Contents Table of Contents... 2 1 Introduction... 3 1.1 What is EDI?... 4 1.2 Sending and receiving documents... 4 1.3 File format... 4 1.3.1 XML (language
Support Manual HoistLocatel Electronic Locks
Support Manual HoistLocatel Electronic Locks 1. S70, Create a Terminating Card for Cards Terminating Card 2. Select the card you want to block, look among Card No. Then click on the single arrow pointing
JAVASCRIPT-POWERED LOADRUNNER CHRISTIAN GERDES PERFORMANCE ENGINEER LIGHTS IN LINE AB
JAVASCRIPT-POWERED LOADRUNNER CHRISTIAN GERDES PERFORMANCE ENGINEER LIGHTS IN LINE AB PRESENTATIONSRUNDA VILKA ÄR VI? HUR JOBBAR NI MED LOADRUNNER IDAG? ANVÄNDER NI JAVASCRIPT/DFE/JSON? AGENDA LoadRunner
IE1205 Digital Design: F10: Synkrona tillståndsautomater del 2
IE1205 Digital Design: F10: Synkrona tillståndsautomater del 2 Sekvensnät Om en och samma insignal kan ge upphov till olika utsignal, är logiknätet ett sekvensnät. Det måste då ha ett inre minne som gör
VHDL Basics. Component model Code model Entity Architecture Identifiers and objects Operations for relations. Bengt Oelmann -- copyright
BO 1 VHDL Basics Outline Component model Code model Entity Architecture Identifiers and objects Operations for relations Bengt Oelmann -- copyright 2002 1 Component model Model for describing components
Tentamen i Digitalteknik, EITF65
Elektro- och informationsteknik Tentamen i Digitalteknik, EITF65 3 januari 2018, kl. 14-19 Skriv anonymkod och identifierare, eller personnummer, på alla papper. Börja en ny uppgift på ett nytt papper.
Materialplanering och styrning på grundnivå. 7,5 högskolepoäng
Materialplanering och styrning på grundnivå Provmoment: Ladokkod: Tentamen ges för: Skriftlig tentamen TI6612 Af3-Ma, Al3, Log3,IBE3 7,5 högskolepoäng Namn: (Ifylles av student) Personnummer: (Ifylles
Obligatorisk uppgift 5
(5 oktober 2018 Symbolisk kalkylator 1 ) Obligatorisk uppgift 5 En kalkylator som hanterar uttryck symboliskt dvs värden är uttryck inte bara tal. Uppgiften exemplifierar: objektorientering återanvändning
Schenker Privpak AB Telefon 033-178300 VAT Nr. SE556124398001 Schenker ABs ansvarsbestämmelser, identiska med Box 905 Faxnr 033-257475 Säte: Borås
Schenker Privpak AB Interface documentation for Parcel Search 2011-10-18 Version: 1 Doc. no.: I04306 Sida 2 av 5 Revision history Datum Version Sign. Kommentar 2011-10-18 1.0.0 PD First public version.
Laboration 2, Materials Termodynamik
Laboration 2, Materials Termodynamik Vi bekantade oss med Thermo-Calc i förra uppgiften och idag skall vi fortsätta att undersöka hur vi kan manipulera termodynamik med detta datorprogram. Du förväntas
Chalmers ekniska Högskola Institutionen för Data- och Informationsteknik. EDA 321 Digitalteknik syntes Laboration 2 - VHDL
Chalmers ekniska Högskola Institutionen för Data- och Informationsteknik EDA 321 Digitalteknik syntes 2011-2012 Laboration 2 - VHDL 1. Enkelt sekvensnät 2. Trafikräknare i VHDL 3. Syntes av VHDL-kod Namn
L15 Introduktion modern digital design
L15 Introduktion modern digital design Upplägg LP2 F15 Introduktion till modern digital design F16 Kombinatoriska nät i VHDL F17 Sekvensnät i VHDL F18 Gästföreläsning (Advenica, fortsättningskurser) F19
Angående buffer. clk clear >=1 =9?
10.VHDL3 Repetition buffer, record, loop kombinaoriska processer Varning latchar, hasard CPU-embryo VHDL-kod för mikromaskin med hämtfas Minnen i FGPA Distributed RAM (LUT) Block-RAM 1 Angående buffer
Tentamen i Digitalteknik, EIT020
Elektro- och informationsteknik Tentamen i Digitalteknik, EIT020 8 december 2009, kl 8-3 Skriv namn och årskurs på alla papper. Börja en ny lösning på ett nytt papper. Använd bara en sida av pappret. Lösningarna
IE1205 Digital Design: F11: Programmerbar Logik, VHDL för Sekvensnät
IE1205 Digital Design: F11: Programmerbar Logik, VHDL för Sekvensnät Programmable Logic Devices Under 1970-talet introducerades programmerbara logiska kretsar som betecknas programmable logic device (PLD)
x 2 2(x + 2), f(x) = by utilizing the guidance given by asymptotes and stationary points. γ : 8xy x 2 y 3 = 12 x + 3
MÄLARDALEN UNIVERSITY School of Education, Culture and Communication Department of Applied Mathematics Examiner: Lars-Göran Larsson EXAMINATION IN MATHEMATICS MAA151 Single Variable Calculus, TEN2 Date:
GRUNDER I VHDL. Innehåll. Komponentmodell Kodmodell Entity Architecture Identifierare och objekt Operationer för jämförelse
GRUNDER I VHDL Innehåll Komponentmodell Kodmodell Entity Architecture Identifierare och objekt Operationer för jämförelse KOMPONENTMODELL Modell för att beskriva komponenter Externt interface Intern funktion
Schenker Privpak AB Telefon 033-178300 VAT Nr. SE556124398001 Schenker ABs ansvarsbestämmelser, identiska med Box 905 Faxnr 033-257475 Säte: Borås
Schenker Privpak AB Interface documentation for web service packageservices.asmx 2010-10-21 Version: 1.2.2 Doc. no.: I04304 Sida 2 av 14 Revision history Datum Version Sign. Kommentar 2010-02-18 1.0.0
Tentamen i Digitalteknik, EIT020
Elektro- och informationsteknik Tentamen i Digitalteknik, EIT020 13 januari 2017, kl. 8-13 Skriv anonymkod och identifierare, eller personnummer, på alla papper. Börja en ny uppgift på ett nytt papper.
Tentamen i Digitalteknik, EIT020
Elekro- och informationsteknik Tentamen i Digitalteknik, EIT020 18 december 2008, kl 14-19 Skriv namn och årskurs på alla papper. Börja en ny lösning på ett nytt papper. Använd bara en sida av pappret.
Digital elektronik CL0090
Digital elektronik CL9 Föreläsning 5 27-2-2 8.5 2. Naxos Demonstration av uartus programvara. Genomgång av uartus flödesschema. Detta dokument finns på kurshemsidan. http://www.idt.mdh.se/kurser/cl9/ VHDL-kod
IE1204 Digital Design
IE204 Digital Design F F3 F2 F4 Ö Booles algebra, Grindar MOS-teknologi, minimering F5 F6 Ö2 Aritmetik Ö3 KK LAB Kombinatoriska kretsar F7 F8 Ö4 F9 Ö5 Multiplexor KK2 LAB2 Låskretsar, vippor, FSM F0 F
Tenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2010-08-27 Skrivtid 9.00-14.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng inkl bonus Jourhavande lärare Per Lindgren Tel 070 376 8150 Tillåtna
The Finite Element Method, FHL064
The Finite Element Method, FHL064 Division of Solid Mechanics Course program, vt2, 20 Course description The finite element method (FEM) is a numerical method able to solve differential equations, i.e.
Digitalteknik F12. Några speciella automater: register räknare Synkronisering av insignaler. Digitalteknik F12 bild 1
igitalteknik F2 Några speciella automater: register räknare Synkronisering av insignaler igitalteknik F2 bild Register Ett register är en degenererad automat som i allt väsentligt används för att lagra
KOMBINATORISKA FUNKTIONER...1
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Lars Wållberg Håkan Joëlson 2002-10-10 v 1.4 Elektronik DIGITALTEKNIK Grunderna i VHDL Innehåll Inledning...1 KOMBINATORISKA FUNKTIONER...1
WindPRO version 2.7.448 feb 2010. SHADOW - Main Result. Calculation: inkl Halmstad SWT 2.3. Assumptions for shadow calculations. Shadow receptor-input
SHADOW - Main Result Calculation: inkl Halmstad SWT 2.3 Assumptions for shadow calculations Maximum distance for influence Calculate only when more than 20 % of sun is covered by the blade Please look
Sekvensnät. William Sandqvist
Sekvensnät Om en och samma insignal kan ge upphov till olika utsignal, är logiknätet ett sekvensnät. Det måste då ha ett inre minne som gör att utsignalen påverkas av både nuvarande och föregående insignaler!
Flödesschema som visar hur man använder Quartus II.
Flödesschema som visar hur man använder Quartus II. För att det skall bli lite enklare använder jag följande exempel: ut1
D2 och E3. EDA321 Digitalteknik-syntes. Fredag den 13 januari 2012, fm i M-salarna
EDA321 Digitalteknik-syntes D2 och E3 GU DIT795 Tentamen (EDA321-0205) Fredag den 13 januari 2012, fm i M-salarna Examinator Arne Linde, tel. 772 1683 Tillåtna hjälpmedel Inga hjälpmedel tillåtna. Detta
LABORATIONSINSTRUKTION LABORATION
Högskolan Dalarna Elektroteknik LABORATION LABORATIONSINSTRUKTION Sekvensnät med VHDL KURS Digitalteknik LAB NR Ver9 5 INNEHÅLL. Kaskadkopplad räknare 2. Elektronisk tärning NAMN KOMMENTARER PROGRAM/KURS
Introduktion till Xilinx CPLD och ISE WebPack 6.2 Version NV
Introduktion till Xilinx CPLD och ISE WebPack 6.2 Version NV Introduktionen beskriver grunderna för att använda programvaran Xilinx ISE WebPack 6.2.03 tillsammans med en CPLD (Complex Programmable Logic
Vässa kraven och förbättra samarbetet med hjälp av Behaviour Driven Development Anna Fallqvist Eriksson
Vässa kraven och förbättra samarbetet med hjälp av Behaviour Driven Development Anna Fallqvist Eriksson Kravhantering På Riktigt, 16 maj 2018 Anna Fallqvist Eriksson Agilista, Go See Talents linkedin.com/in/anfaer/
Schenker Privpak AB Telefon VAT Nr. SE Schenker ABs ansvarsbestämmelser, identiska med Box 905 Faxnr Säte: Borås
Schenker Privpak AB Interface documentation for web service packageservices.asmx 2012-09-01 Version: 1.0.0 Doc. no.: I04304b Sida 2 av 7 Revision history Datum Version Sign. Kommentar 2012-09-01 1.0.0
Det finns en handledning till kortet på hemsidan. AVR STK500.
Laboration 1 (ver 1) Uppgifter: AVR Studio 4.lnk Bli bekant med utvecklingskortet, och AVR studio. Skriva in program för binärräknare. Simulera detta samt ladda ner det till kortet. Förse ovanstående program
Laboration D181. ELEKTRONIK Digitalteknik. Kombinatoriska kretsar, HCMOS. 2008-01-24 v 2.1
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Christer Ardlin/Lars Wållberg/ Dan Weinehall/Håkan Joëlson 2008-01-24 v 2.1 ELEKTRONIK Digitalteknik Laboration D181 Kombinatoriska kretsar,
IE1204/5 Digital Design typtenta
IE1204/5 Digital Design typtenta Del A1 tio korta Analys-uppgifter 1p totalt 10p Rättas bara Rätt/Fel! Observera minst 6p på A1 om vi ska rätta vidare! Del A2 två Metodikuppgifter om totalt 10p. Rättas
R min. 5 max
TITAN ACCESSORIES includes: 13-7962-11 SMW LABEL KIT 13-7966-11 BRACKETS FOR REAR LIGHTS 13-7963-11 HEAD LIGHT KIT FOR LH-DRIVE 13-7964-11 WORKING LIGHT 13-7961-11 ROAD KIT W/C CABIN 13-7960-11 ROAD KIT
Tentamen i IE1204/5 Digital Design måndagen den 15/
Tentamen i IE1204/5 Digital Design måndagen den 15/10 2012 9.00-13.00 Allmän information Examinator: Ingo Sander. Ansvarig lärare: William Sandqvist, tel 08-790 4487 (Kista IE1204), Tentamensuppgifterna
Tentamen i Digitalteknik, EIT020
Elekro- och informationsteknik Tentamen i Digitalteknik, EIT020 26 april 2008, kl 8-3 Skriv namn och årskurs på alla papper. Börja en ny lösning på ett nytt papper. Använd bara en sida av pappret. Lösningarna
Styrteknik 7.5 hp distans: E-1000 och E-Designer
PLC8A:1 E1000 operatörsterminaler En operatörsterminal ger ett gränssnitt mellan männinska-maskin, (MMI människa-maskininteraktion, HMI Human Machine Interface) Alla terminalerna i E1000-serien är utvecklade
1. Unpack content of zip-file to temporary folder and double click Setup
Instruktioner Dokumentnummer/Document Number Titel/Title Sida/Page 13626-1 BM800 Data Interface - Installation Instructions 1/8 Utfärdare/Originator Godkänd av/approved by Gäller från/effective date Mats
EDA451 - Digital och Datorteknik 2010/2011. EDA Digital och Datorteknik 2010/2011
EDA 451 - Digital och Datorteknik 2010/2011 Ur innehållet: Vi repeterar kursens lärandemål Diskussion i kring övningstentor t Övriga frågor 1 Lärandemål Det övergripande målet är att den studerande ska
Master Thesis. Study on a second-order bandpass Σ -modulator for flexible AD-conversion Hanna Svensson. LiTH - ISY - EX -- 08/4064 -- SE
Master Thesis Study on a second-order bandpass Σ -modulator for flexible AD-conversion Hanna Svensson LiTH - ISY - EX -- 08/4064 -- SE Study on a second-order bandpass Σ -modulator for flexible AD-conversion
SVENSK STANDARD SS-EN ISO 19108:2005/AC:2015
SVENSK STANDARD SS-EN ISO 19108:2005/AC:2015 Fastställd/Approved: 2015-07-23 Publicerad/Published: 2016-05-24 Utgåva/Edition: 1 Språk/Language: engelska/english ICS: 35.240.70 Geografisk information Modell
Repetition delay-element
Repetition delay-element Synkront sekvensnät Klockad vippa Asynkront sekvensnät ett konstgrepp: Delay-element Andra beteckningar: Y och y Gyllene regeln Endast EN signal åt gången ändras Exitationstabell
Tentamen med lösningar för IE1204/5 Digital Design Torsdag 15/
Tentamen med lösningar för IE4/5 Digital Design Torsdag 5/ 5 9.-. Allmän information Eaminator: Ingo Sander. Ansvarig lärare: Kista, William Sandqvist, tel 8-79 44 87. KTH Valhallavägen, Fredrik Jonsson,
Tenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2011-08-26 Skrivtid 9.00-14.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng Jourhavande lärare Per Lindgren Tel 070 376 8150 Tillåtna hjälpmedel
Produktens väg från idé till grav
Produktens väg från idé till grav Lars Lundgren Senior Consultant, Risk Management i3tex Riskhantering Idè Avsedd användning Specifikationer Konstruktion Verifiering Validering Postproduktion Slut Produkten
Tenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2009-06-04 Skrivtid 9.00-13.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng inkl bonus Jourhavande lärare Per Lindgren Tel 070 376 8150 Tillåtna
Tenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2009-08-28 Skrivtid 9.00-13.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng inkl bonus Jourhavande lärare Per Lindgren Tel 070 376 8150 Tillåtna
LUNDS TEKNISKA HÖGSKOLA Inst. for Elektro- och Informationsteknik. SIGNALBEHANDLING I MULTIMEDIA, ETI265 Inlämningsuppgift 1 (av 2), Task 1 (out of 2)
LUNDS TEKNISKA HÖGSKOLA Inst. for Elektro- och Informationsteknik SIGNALBEHANDLING I MULTIMEDIA, ETI65 Inlämningsuppgift (av ), Task (out of ) Inlämningstid: Inlämnas senast kl 7. fredagen den 5:e maj
F5 Introduktion till digitalteknik
George Boole och paraplyet F5 Introduktion till digitalteknik EDAA05 Roger Henriksson Jonas Wisbrant p = b! (s " r) George Boole (1815-1864) Professor i Matematik, Queens College, Cork, Irland 2 Exklusiv
TSEA22 Digitalteknik 2019!
1(43) 2019 Mattias Krysander Ingemar Ragnemalm 1(43) Föreläsning 7. Sekv3. enna föreläsning: Lösningar närmare verkligheten Synkronisering Enpulsare Problem till design 2(43)2(43) Förra föreläsningen:
2.45GHz CF Card Reader User Manual. Version /09/15
2.45GHz CF Card Reader User Manual Version 2.0 2008/09/15 Install SYRD245-CF Card Reader to PDA: 1. Explorer SYRD245-CF folder of SYRIS Xtive CD-ROM 2. Check your PDA OS (Mobile5 or PPC2003) NETCF V2 currently
Pre-Test 1: M0030M - Linear Algebra.
Pre-Test : M3M - Linear Algebra. Test your knowledge on Linear Algebra for the course M3M by solving the problems in this test. It should not take you longer than 9 minutes. M3M Problem : Betrakta fyra
TENTAMEN I PROGRAMSPRÅK -- DVG C kl. 08:15-13:15
TENTAMEN I PROGRAMSPRÅK -- DVG C01 140605 kl. 08:15-13:15 Ansvarig Lärare: Donald F. Ross Hjälpmedel: Bilaga A: BNF-definition Betygsgräns: Kurs: Max 60p, Med beröm godkänd 50p, Icke utan beröm godkänd
Resultat av den utökade första planeringsövningen inför RRC september 2005
Resultat av den utökade första planeringsövningen inför RRC-06 23 september 2005 Resultat av utökad första planeringsövning - Tillägg av ytterligare administrativa deklarationer - Variant (av case 4) med
F5 Introduktion till digitalteknik
Exklusiv eller XOR F5 Introduktion till digitalteknik EDAA05 Roger Henriksson Jonas Wisbrant På övning 2 stötte ni på uttrycket x = (a b) ( a b) som kan utläsas antingen a eller b, men inte både a och
Förändrade förväntningar
Förändrade förväntningar Deloitte Ca 200 000 medarbetare 150 länder 700 kontor Omsättning cirka 31,3 Mdr USD Spetskompetens av världsklass och djup lokal expertis för att hjälpa klienter med de insikter
Digital Design IE1204
Digital Design IE1204 Kursomgång för IT, (ME), och IT-Kandidat, Kista. F11 Programmerbar logik VHDL för sekvensnät william@kth.se IE1204 Digital Design F1 F3 F2 F4 Ö1 Booles algebra, Grindar MOS-teknologi,
2.1 Installation of driver using Internet Installation of driver from disk... 3
&RQWHQW,QQHKnOO 0DQXDOÃ(QJOLVKÃ'HPRGULYHU )RUHZRUG Ã,QWURGXFWLRQ Ã,QVWDOOÃDQGÃXSGDWHÃGULYHU 2.1 Installation of driver using Internet... 3 2.2 Installation of driver from disk... 3 Ã&RQQHFWLQJÃWKHÃWHUPLQDOÃWRÃWKHÃ3/&ÃV\VWHP
-c wc. Pre- Next state Out- Vi ser att tillstånden är redan sorterade i grupper med olika utsignaler,
9.17 Vi översätter beskrivningen till ett flödesdiagram, Figur E9.17a -c -c z=1 E A z=1 E A z=0 z=0 z=0 D z=0 D Figur E9.17a Flödesdiagram B z=0 B z=0 C z=0 C z=0 som vi i sin tur översätter till en flödestabell,
Webbregistrering pa kurs och termin
Webbregistrering pa kurs och termin 1. Du loggar in på www.kth.se via den personliga menyn Under fliken Kurser och under fliken Program finns på höger sida en länk till Studieöversiktssidan. På den sidan
Tenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2012-12-17 Skrivtid 9.00-14.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng Jourhavande lärare Per Lindgren Tel 070 376 8150 Tillåtna hjälpmedel
Application Note SW
TWINSAFE DIAGNOSTIK TwinSAFE är Beckhoffs safety-lösning. En översikt över hur TwinSAFE är implementerat, såväl fysiskt som logiskt, finns på hemsidan: http://www.beckhoff.se/english/highlights/fsoe/default.htm?id=35572043381
BRÖDGRUPPENS HEMSIDA
BRÖDGRUPPENS HEMSIDA LOGGA IN 1 SCHEMA 2 NYTT/ÄNDRA SCHEMA 3-4 DELTAG I EN BRÖDRUNDA 5-6 LÄGG TILL NYA MEDLEMMAR 7-8 Detta är en manual över hur ni, brödgruppens medlemmar kan använda den interna medlemssidan
Digital- och datorteknik
Digital- och datorteknik Föreläsning #9 Biträdande professor Jan Jonsson Institutionen för data- och informationsteknik Chalmers tekniska högskola ekvensnät Vad kännetecknar ett sekvensnät? I ett sekvensnät
Blockkedjor. en introduktion för datavetare. Rikard Hjort, 24 maj 2019
Blockkedjor en introduktion för datavetare Vem är jag? Varför ska ni lära er om blockkedjor? Alla ska gå härifrån och kunna... förklara Bitcoin är uppbyggt bygga en egen blockkedja läsa på själva om blockkedjeprojekt
IE1205 Digital Design: F8: Minneselement: Latchar och Vippor. Räknare
IE1205 Digital Design: F8: Minneselement: Latchar och Vippor. Räknare Sekvensiella System a(t) f(a(t)) Ett sekvensiellt system har ett inbyggt minne - utsignalen beror därför BÅDE av insignalens NUVARANDE
Programmerbara kretsar och VHDL 2. Föreläsning 10 Digitalteknik, TSEA22 Oscar Gustafsson Institutionen för systemteknik
Programmerbara kretsar och VHDL 2 Föreläsning 10 Digitalteknik, TSEA22 Oscar Gustafsson Institutionen för systemteknik 2 Dagens föreläsning Programmerbara kretsar igen Mer om processer Egna typer Använda
Får endast utföras av behörig personal. May only be carried out by authorized electrician
Instruktion för DMIS Instruction for DMIS FLE400FC, FLE850MP, W3400H, W4400H/W4600H (-980/1287) W3850H/W31100H, W4850/W41100H (-1220/636) Clarus Control 471 1530-75 2016.05.04 Får endast utföras av behörig
PORTSECURITY IN SÖLVESBORG
PORTSECURITY IN SÖLVESBORG Kontaktlista i skyddsfrågor / List of contacts in security matters Skyddschef/PFSO Tord Berg Phone: +46 456 422 44. Mobile: +46 705 82 32 11 Fax: +46 456 104 37. E-mail: tord.berg@sbgport.com
Digitalteknik F9. Automater Minneselement. Digitalteknik F9 bild 1
Digitalteknik F9 Automater Minneselement Digitalteknik F9 bild Automater Från F minns vi följande om en automat (sekvenskrets): Utsignalerna beror av insignal och gammalt tillstånd: Insignaler Utsignaler
Asynkrona sekvensmaskiner
Asynkrona sekvensmaskiner En asynkron sekvensmaskin är en sekvensmaskin utan vippor Asynkrona sekvensmaskiner bygger på återkopplade kombinatoriska grindnätverk Vid analys antar man: Endast EN signal i
Tentamen i Grundläggande ellära och digitalteknik ETA 013 för D
Lars-Erik Cederlöf Tentamen i Grundläggande ellära och digitalteknik ETA 03 för D 2000-05-03 Tentamen omfattar 40 poäng, 2 poäng för varje uppgift. 20 poäng ger godkänd tentamen. Tillåtet hjälpmedel är