Tentamen i Digitalteknik, EIT020

Transkript

1 Elekro- och informationsteknik Tentamen i Digitalteknik, EIT april 2008, kl 8-3 Skriv namn och årskurs på alla papper. Börja en ny lösning på ett nytt papper. Använd bara en sida av pappret. Lösningarna skall tydligt visa tillvägagångssättet. Minimering av funktioner ses som en naturlig del av lösningen. Om inget annat anges skall kopplingar för realiseringar ritas. Hjälpmedel: kursboken och föreläsningsbilder. Lycka till!

2 Uppgift Konstruera en maskin som ger ett ut om och endast om de fyra senaste bitarna in är ett. Som exempel skall insekvensen x nedan ge upphov till utsekvensen y. x= y= Realiseringen skall innehålla ett minimalt antal D-element. Uppgift 2 Betrakta sekvensen s 6 = 00 (a) Bestäm den linjära komplexiteten, L l (s 6 ). (b) Bestäm den cykliska komplexiteten, L c (s 6 ). (+=0p) 2

3 Uppgift 3 I denna uppgiften skall en äggsorteringsmaskin konstrueras. De nyvärpta äggen kommer åkande i en ränna, där de skall sorteras i stora respektive små ägg, se figur 3.. För att kunna välja vilken av rännorna ett ägg skall till finns en sorterare. Denna styrs av en insignal x. Om ett ägg skall till rännan för stora ägg sätts x = 0 och om det skall till rännan för små ägg sätts x =. X=0 X= Små ägg X=0 Stora ägg Stora ägg X= Små ägg Figur 3.: Äggsorteringsbana. För att avgöra om ett ägg är litet eller stort placeras två givare enligt figur 3.2. De är placerade så att ett litet ägg kommer att ge utslag på givare A men inte B, medan ett stort först ger utslag på A och sedan på B. Alla ägg som täcker både A och B samtidigt klassas som stora. A B A B Figur 3.2: Placering av givarna A och B. Givarna är placerade en liten bit från själva sorteraren så ägget kommer att vara helt förbi både A och B innan det når fram. Du kan utgå från att äggen kommer ett och ett, och inget nytt ägg kommer på bandet innan sorteringen är färdig. Realisera systemet som styr äggsorteraren utifrån signalerna A och B. 3

4 Uppgift 4 Det finns många som har åsikter om hur länge ett ägg skall koka, men här skall en äggklocka realiseras. Normalt ligger koktiden på mellan tre och sju minuter, men det är upp till var och en att specificera deras koktid. De enda kraven är att tiden ligger i intervallet mellan tre och sju minuter, och att det anges. Till din hjälp har du valfritt antal räknare av typ 4LS0-3, se bilaga. Du får också använda valfria grindar och vippor i din konstruktion. Klockans har två insignaler och dess funktion kan beskrivas som följer: När tidtagningen startas ges en etta på signalen Start. När tiden är slut (ägget färdigkokt) skall en signal startas med utsignalen Larm. Larmet stängs av genom att signalen Stop sätts till ett. Stop kan också användas för att avbryta tidtagningen innan den är färdig. Systemklockan som skall användas i realiseringen har klockfrekvensen 00Hz. Uppgift I ett kommunikationssystem skall ett heltal x, 0 x, skickas över en öppen kanal. För att öka säkerheten i systemet skall en enkel krypteringsfunktion c = R (x + 3) användas, där c skickas. Eftersom transmissionen är digital representeras både x och c med vardera fyra bitar. (a) Är krypteringsfunktionen linjär? Motivera. (b) Kan dekrypteringen göras entydigt? I så fall ange sanningstabeller för de binära krypteringsoch dekrypteringsfunktionerna. Realisera en av funktionerna (dvs, antingen krypteringsfunktionen eller dekrypteringsfunktionen). (c) Visa att det för varje par av klartext x och kryptotext c finns ett heltal k så att x = c 3 + k (2++3=0p) 4

5 BCD DECADE COUNTERS/ 4-BIT BINARY COUNTERS The LS0A/A/2A/3A are high-speed 4-bit synchronous counters. They are edge-triggered, synchronously presettable, and cascadable MSI building blocks for counting, memory addressing, frequency division and other applications. The LS0A and LS2A count modulo 0 (BCD). The LSA and LS3A count modulo (binary.) The LS0A and LSA have an asynchronous Master Reset (Clear) input that overrides, and is independent of, the clock and all other control inputs. The LS2A and LS3A have a Synchronous Reset (Clear) input that overrides all other control inputs, but is active only during the rising clock edge. BCD (Modulo 0) Binary (Modulo ) Asynchronous Reset LS0A LSA Synchronous Reset LS2A LS3A Synchronous Counting and Loading Two Count Enable Inputs for High Speed Synchronous Expansion Terminal Count Fully Decoded Edge-Triggered Operation Typical Count Rate of 3 MHz ESD > 300 Volts CONNECTION DIAGRAM DIP (TOP VIEW) VCC TC Q0 Q Q2 Q3 CET PE NOTE: The Flatpak version has the same pinouts (Connection Diagram) as the Dual In-Line Package. *R CP P0 P P2 P3 CEP GND *MR for LS0A and LSA *SR for LS2A and LS3A PIN NAMES LOADING (Note a) HIGH LOW PE P0 P3 CEP CET CP MR SR Q0 Q3 TC Parallel Enable (Active LOW) Input Parallel Inputs Count Enable Parallel Input Count Enable Trickle Input Clock (Active HIGH Going Edge) Input Master Reset (Active LOW) Input Synchronous Reset (Active LOW) Input Parallel Outputs (Note b) Terminal Count Output (Note b) 0. U.L. 0. U.L. 0. U.L. 0. U.L. 0 U.L. 0 U.L. 0. U.L. 0.2 U.L. 0.2 U.L. 0. U.L. 0.2 U.L. 0.2 U.L. 0. U.L. (2.) U.L. (2.) U.L. NOTES: a) TTL Unit Load (U.L.) = 40 µa HIGH/.6 ma LOW. b) The Output LOW drive factor is 2. U.L. for Military (4) and U.L. for Commercial (4) Temperature Ranges. FAST AND LS TTL DATA - SN4/4LS0A SN4/4LSA SN4/4LS2A SN4/4LS3A BCD DECADE COUNTERS/ 4-BIT BINARY COUNTERS LOW POWER SCHOTTKY J SUFFIX CERAMIC CASE N SUFFIX PLASTIC CASE D SUFFIX SOIC CASE B-03 ORDERING INFORMATION SN4LSXXXJ Ceramic SN4LSXXXN Plastic SN4LSXXXD SOIC LOGIC SYMBOL PE P0 P P2 P3 CEP CET CP *R Q 0 Q Q2 Q3 TC VCC = PIN GND = PIN 8 *MR for LS0A and LSA *SR for LS2A and LS3A SN4/4LS0A SN4/4LSA SN4/4LS2A SN4/4LS3A STATE DIAGRAM LS0A LS2A LSA LS3A LOGIC EQUATIONS Count Enable = CEP CET PE TC for LS0A & LS2A = CET Q 0 Q Q 2 Q 3 TC for LSA & LS3A = CET Q 0 Q Q 2 Q 3 Preset = PE CP + (rising clock edge) Reset = MR (LS0A & LSA) Reset = SR CP + (rising clock edge) Reset = (LS2A & LS3A) NOTE: The LS0A and LS2A can be preset to any state, but will not count beyond 9. If preset to state 0,, 2, 3, 4, or, it will return to its normal sequence within two clock pulses. FUNCTIONAL DESCRIPTION The LS0A/A/2A/3A are 4-bit synchronous counters with a synchronous Parallel Enable (Load) feature. The counters consist of four edge-triggered D flip-flops with the appropriate data routing networks feeding the D inputs. All changes of the Q outputs (except due to the asynchronous Master Reset in the LS0A and LSA) occur as a result of, and synchronous with, the LOW to HIGH transition of the Clock input (CP). As long as the set-up time requirements are met, there are no special timing or activity constraints on any of the mode control or data inputs. Three control inputs Parallel Enable (PE), Count Enable Parallel (CEP) and Count Enable Trickle (CET) select the mode of operation as shown in the tables below. The Count Mode is enabled when the CEP, CET, and PE inputs are HIGH. When the PE is LOW, the counters will synchronously load the data from the parallel inputs into the flip-flops on the LOW to HIGH transition of the clock. Either the CEP or CET can be used to inhibit the count sequence. With the PE held HIGH, a LOW on either the CEP or CET inputs at least one set-up time prior to the LOW to HIGH clock transition will cause the existing output states to be retained. The AND feature of the two Count Enable inputs (CET CEP) allows synchronous cascading without external gating and without delay accumulation over any practical number of bits or digits. The Terminal Count (TC) output is HIGH when the Count Enable Trickle (CET) input is HIGH while the counter is in its maximum count state (HLLH for the BCD counters, HHHH for the Binary counters). Note that TC is fully decoded and will, therefore, be HIGH only for one count state. The LS0A and LS2A count modulo 0 following a binary coded decimal (BCD) sequence. They generate a TC output when the CET input is HIGH while the counter is in state 9 (HLLH). From this state they increment to state 0 (LLLL). If loaded with a code in excess of 9 they return to their legitimate sequence within two counts, as explained in the state diagram. States 0 through do not generate a TC output. The LSA and LS3A count modulo following a binary sequence. They generate a TC when the CET input is HIGH while the counter is in state (HHHH). From this state they increment to state 0 (LLLL). The Master Reset (MR) of the LS0A and LSA is asynchronous. When the MR is LOW, it overrides all other input conditions and sets the outputs LOW. The MR pin should never be left open. If not used, the MR pin should be tied through a resistor to VCC, or to a gate output which is permanently set to a HIGH logic level. The active LOW Synchronous Reset (SR) input of the LS2A and LS3A acts as an edge-triggered control input, overriding CET, CEP and PE, and resetting the four counter flip-flops on the LOW to HIGH transition of the clock. This simplifies the design from race-free logic controlled reset circuits, e.g., to reset the counter synchronously after reaching a predetermined value. MODE SELECT TABLE *SR PE CET CEP Action on the Rising Clock Edge ( ) L X X X RESET (Clear) H L X X LOAD (Pn Qn) H H H H COUNT (Increment) H H L X NO CHANGE (Hold) H H X L NO CHANGE (Hold) *For the LS2A and *LS3A only. H = HIGH Voltage Level L = LOW Voltage Level X = Don t Care FAST AND LS TTL DATA -2