%HQJW0DJQKDJHQ,QJHQM UVK JVNRODQL- QN SLQJ &RS\ULJKW%HQJW0DJQKDJHQ/L7+

Transkript

1 %HQJW0DJQKDJHQ,QJHQM UVK JVNRODQL- QN SLQJ

2 TEST! Vad är testets mål? Vad är testets problem? Vad är testbar elektronik? Vad är design för testbarhet? Scan och Boundary Scan teknik

3 Volt Specifikt mätvärde Toleransområde vid analog test Tid

4 Detektera felaktigt uppförande hos produkt. Och vid produktionstest: Isolera defekter för att minimera reparationskostnaderna. Identifiera systematiska tillverkningsfel.

5 Tillverknings-defekter

6 Kontrollera testets kostnader Ökande komplexitet och kvalitetskrav mm. ger H[WUHPDNRVWQDGHUI UWHVWHW Testkostnad kan bli 50% av produktionskostnad!?

7 Ökande komplexitet & höga signaleringsfrekvenser Miniatyrisering ger sämre fysisk access till testpunkter Dålig återmatning från produktion konstruktion

8 Dåligt utbyte ger många tester Q = antal producerade objekt U = utbytet i produktionen (yield) N = antal testtillfällen Q N U 7HVWV\VWHP )HOV NQLQJ (-U) N=Q/U N=600/0.8=2000

9 Tid för fullständig test (0Mhz) 25. Combinatorial net seconds.. Combinatorial net years Sequential net 50 states Miljon years

10 Vad är testbarhet? En funktion av 6W\UEDUKHWoch 2EVHUYHUEDUKHW Styrbarhet = hur väl man från primära ingångar kan styra tillstånd i interna noder Observerbarhet = hur väl man på primära utgångar kan avläsa tillstånd i interna noder

11 + Internt avbrott 7 Externt avbrott 6 )HOPRGHOOHU (digitala) låsning (,2) kortslutning (3,4,5) avbrott (6,7) & & 4

12 Generering av test a b & Lägg testmönster på ingångarna a, b och c så att, om felet finns, värdet på F(elaktig) skiljer sig från värdet på G(od) Felfri=God c > G(od)=a*b+c G(XOR)F= omm olika Ett testmönster kan detektera mer än ett fel a b c Felaktig & > F = c

13 Testsystem (ATE) Testprogram Testobjekt (UUT) Put... Get... Stimuli Förväntat svar Uppmätt svar Förväntat svar lagras i dator Testvektor = Stimuli + Förväntat svar = Jämförare =OK 0=Ej OK

14 Funktionstest/Strukturtest Funktionstest innebär att enbart signaler på inoch utgångar kontrolleras. Strukturtest innebär att inre förbindelser testas. Funktionstest ger låg felupplösning och användes lämpligen vid test på systemnivå. Strukturtest ger hög felupplösning och har stöd från kopplingsschemat vid utformning av test. I praktiken kompletterar teknikerna varandra.

15 IC Testprobe Mönsterkort

16 DFT = Design För Testbarhet $WWPHGVSHFLHOODNRQVWUXNWLRQVPHWRGHU PlUNEDUWK MDWHVWEDUKHWHQ Realisera scan-teknik i ASIC Nyttja Boundary-Scan tekniken Realisera själv-test (BIST) Anpassa mekaniken för bättre access Använda sunt förnuft!

17 Allmänna konstruktionsregler för att erhålla testbar elektronik Synkron konstruktion Extra testpunkter Partitionering Initialisering Sekventiellt djup Redundans Analogt/Digitalt Mekanisk hänsyn

18 Ad-Hoc Hoc: Introducera extra testpunkter In Nät Nod A Nod B Nät 2 Ut Svårtestad Testdata in Testläge MUX Nod A Testdata ut In Nät Nod B Nät 2 Ut Lättestad Testdata ut

19 Regel: Initiera testobjekt Initiering/reset innebär att samtliga signaler och funktioner ställs till ett förutbestämt läge Verifiera initiering genom simulering Interna oscillatorer ska kunna stängas av

20 Ökad testbarhet vid Analog/Digital konstruktion Skift ut I0 Q0 I I2 Q Digital Shift D/A Analog Q2 I3 Q3 Skift in Skift ut I0 Q0 Analog A/D I I2 Shift Q Q2 Digital I3 Q3 Skift in

21 Strukturerad metod normal/test data scan data MUX S D Cl R Q Q* Scan-teknik klocka scan-vippa X Xp Y Yp Zp Kombinatorisk logik Minneselement Scan ut Scan in CK Test (speciellt utformade vippor,scanvippor) återkoppling Modell av sekvensnät

22 Boundary Scan tekniken ([WHUQWHVW,QWHUQWHVW6DPSOLQJ Logik Logik Scan in Logik Logik Scan ut

23 BST ger bättre access Fysiska testprobar Logik Logik Logik Logik Logik Logik TDI TDO

24 Mode Scan ut Signal in MUX A0 Signal ut A MUX S D C R A0 A Klocka Shift Scan in

25 Boundary Scan arkitektur Boundary-Scan register Register för enhetens beteckning option option Användarens testdataregister MUX TDI Bypassregister, BPR Avkodningslogik DR klockning/styrning Instruktionsregister, IR MUX Utbuffert TDO TMS TAP styrenhet IR klockning/styrning Val TCK Enable Status

26 Test Access Port (TAP) Reset Run test/ Select Select 0 idle DR-scan IR-scan 0 0 Capture DR Capture IR 0 0 Shift DR 0 Shift IR 0 Exit DR Exit IR 0 0 Pause DR 0 Pause IR 0 Exit2 DR Exit2 IR Update DR 0 Update IR 0

27 BS cell scan-kedja kortslutning antag wired-or 00 nät 0 felaktigt svar 00 nät 2 0 felaktigt svar 0 nät 3 0 ok? 00 nät felaktigt svar Sänt testmönster avbrott antag stuck-at-0 Mottaget mönster BS cell scan-kedja kortslutning antag wired-or DQWDJDQGHQ nät 0 nät 2 0 kortslutning av typ wired-or 0 nät 3 0 ev. också kortslutet till nät och 2 00 nät ledningsbrott eller s- a-0 Sänt testmönster avbrott antag stuck-at-0 Mottaget mönster

28 Komplettering av testmönster scan-kedja kortslutning antag wired-or VOXWVDWVHU nät 0 0 nät kortslutning av typ wired-or 0 nät 3 0 ej kortslutet med nät och 2 00 kompletterande testmönster nät 4 avbrott antag stuckat Mottaget mönster ledningsbrott eller s-a-0

29 EDIF + BSDL EDIF Nätlista (edif (edifversion (ediflevel (edifkeyword 0) (status (timestamp ) (author "Henric Linden") (program DNL2EDIF) BSDL Boundary Scan beskrivning ATPG Testport Kretskort med Boundary Scan entity ttl74ls8244 is generic (PHYSICAL_PIN_MAP:String:="PM"); port (Y:out bit_vector ( downto 2); A:inout bit_vector ( to 4); GND:linkage bit_vector ( to 4)); end;

30 Livscykelanalys HW debug SW debug Leverans Arkitektur Designfas Produktion Sluttest Fältservice

31 Primary Inputs Primary Outputs LFSR pattern generator Combinational logic MISR signature analyser Test enable clock Test Controller

32 Teknik &KLSV 0 QVWHUNRUW 6\VWHP )lowvhuylfh,qwhuq Tillv.defekt 6FDQ Diagnostik %,67 Tillv.defekt Diagnostik Run time %RXQGDU\ Ben-access 6FDQ, GGT Tillv.defekt Scan/TAP Diagnostik Run BIST Diagnostik Tillv.defekt Design debug Diagnostik Diagnostik Diagnostik Diagnostik Diagnostik Diagnostik

33 Detta ger Design För Test Introduktion av DFT-tekniker möjliggör - att öka testbarheten - att korta ledtiderna - att höja kvaliteten - att hantera komplexa och kompakta konstruktioner DFT sänker kostnaderna

34 Syntes av testbar elektronik RTL-kod Logiksyntes Lägg till testlogik "Place and Route" Förenklat flöde för testsyntes på grindnivå RTL-kod Lägg till RTLkod Logik Syntes "Place and Route" Förenklat flöde för testsyntes på RTL-nivå

35 486 MCM-dator