Implementering av standardceller med låg effektförbrukning. Examensarbete utfört i Elektroniksystem Av Oscar Rasmusson LiTH-ISY-EX-ET-0265-2003 Linköping 2003
Implementering av standardceller med låg effektförbrukning. Examensarbete utfört i Elektroniksystem vid Linköpings tekniska högskola av Oscar Rasmusson LiTH-ISY-EX-ET-0265-2003 Handledare: Henrik Ohlsson Examinator:Lars Wanhammar Linköping 2003-09-12
Avdelning, Institution Division, Department Institutionen för Systemteknik 581 83 LINKÖPING Datum Date 2003-09-12 Språk Language X Svenska/Swedish Engelska/English Rapporttyp Report category Licentiatavhandling X Examensarbete C-uppsats D-uppsats Övrig rapport ISBN ISRN LITH-ISY-EX-ET-0265-2003 Serietitel och serienummer Title of series, numbering ISSN URL för elektronisk version http://www.ep.liu.se/exjobb/isy/2003/265/ Titel Title Implementering av standardceller med låg effektförbrukning. Implementation of standard cell library with low power consumption. Författare Author Oscar Rasmusson Sammanfattning Abstract I 0.18 µm CMOS process har ett standardcells bibliotek med låg effektförbrukning implementerats. Cellerna har konstruerats och simulerats i Cadence och ett layoutprogram. Vid simulering av heladderare och D-vippor har effektförbrukningen och tider mätts upp och jämförts med varandra. Matningsspänningen varierade mellan 1 V och 1.8 V. A standard cell library with low power consumption has been implemented in a 0.18 µm CMOS process. The cells have been designed and simulated in Cadence and a layout program. During the simulation of the full adders and the D flip flops the power consumption and time have been estimated and compared. The power supply voltage varied between 1 V and 1.8 V. Nyckelord Keyword Cellbibliotek, Standardcell, 0.18, CMOS, låg effektförbrukning.
Innehållsförteckning 1. Inledning...1 1.1 Syfte...1 1.2 Kravspecifikation...1 2. Verktyg / Bakgrund...3 2.1 Cadence...3 2.1.1 Schema...3 2.1.2 Layout...3 2.2 CMOS-logik...4 3. Arbetsgång...7 3.1 Sammanställning av celler...7 3.2 Transistorschema...8 3.3 Layout...8 4. Cellista...11 4.1 Logiska grindar...11 4.2 Heladderare...13 4.2.1 Full adder...14 4.2.2 Transmission full adder...16 4.2.3 18-transistor full adder...17 4.2.4 Conventional full adder...18 4.2.5 New 18-transistor full adder...19 4.3 D-vippor...20 4.3.1 Low-Power flip flop...21 4.3.2 Static CMOS flip flop...21 4.3.3 StrongARM flip flop...22 4.3.4 Transmission flip flop...22 4.3.5 D flip flop...23 4.3.6 Införande av Reset-funktion...23 4.3.7 Simulering av D-vippor...24 5. Problem vid skapandet av layout...27 6. Referenser...29 Appendix: Cellayouter...31
1. Inledning Examensarbetet är utfört på Institutionen för systemteknik (ISY) vid Linköpings tekniska högskola. Arbetet är på tio poäng. 1.1 Syfte Syftet med arbetet var att testa ett nyutvecklat layoutprogram [8]. Med programmets hjälp var uppgiften att skapa ett cellbibliotek med standardceller i en 0.18 µm CMOS process. Standardcellerna ska användas för att tillverka olika typer av digitala kretsar. 1.2 Kravspecifikation Standardcellsbiblioteket skall bestå av kombinatoriska kretsar och D-vippor. Cellerna skall vara funktionsdugliga vid låg matningsspänning. Endast två transistorer i serie mellan VDD/GND och utgång. Använda en 0.18 µm CMOS process. Cellerna skall ha samma höjd för att underlätta ihopkoppling. 1
2
2. Verktyg / Bakgrund 2.1 Cadence Cadence [1] är ett CAD-verktyg som används för att implementera elektroniska kretsar. 2.1.1 Schema Först skapars ett designbibliotek i vilket de celler som skall konstrueras kommer att sparas. Vid konstruktionen av en cell skapas först ett schema över kretsen. Schemat kan göras grafiskt, transistorer och ledningar placeras ut för hand, eller genom att skriva en textfil i en texteditor där det beskrivs hur transistorer skall placeras och hur ledningar skall dras. Av det färdiga schemat skapars en symbol. I en testbänk, som byggs runt symbolen, simuleras kretsen. Uppträder inte kretsen som det är tänkt kontrollerar och ändrar man i schemat tills önskat resultat uppnås. 2.1.2 Layout När kretsen uppfyller kraven körs schemat i ett layoutprogram. Programmet placerar ut transistorerna i den ordning som lämpar sig bäst och drar sedan ledningarna. I en så kallad Rules fil kan olika värden, som till exempel höjden på cellen, justeras. På layouten körs en DRC (Design Rule Checking) för att upptäcka eventuella fel. För att simulera layouten måste en extrahering göras av layouten. Vid extraheringen kan olika typer av parasitkapacitanser och parasitresistanser läggas till i beräkningarna. Med LVS (Layout Verses Schematic) görs sedan en jämförelse mellan layouten och schemat och eventuella skillnader rapporteras. 3
2.2 CMOS-logik CMOS står för Complementary Metal Oxide Semiconductor. Två komplementära grindnät, ett N-nät och ett P-nät, används vid realisering av en boolesk funktion (F) i CMOS-logik. N-nätet består av nmostransistorer som används till att dra utgången till en nolla och P-nätet består av pmostransistorer som används till att dra utgången till en etta, se figur 2.2. Figur 2.2a: Symbolerna för de två transistorerna och principen för CMOS. Vid konstruktion av en grind i CMOS-logik med funktionen F = (A, B) realiseras P-nätet med funktionen Sp (A, B) = F(A, B) och N-nätet med funktionen Sn (A, B) = F(A, B). 4
Se exempel på en NAND-grind i figur 2.2b: Figur 2.2b: NAND-grind. 5
6
3. Arbetsgång 3.1 Sammanställning av celler Arbetet började med att identifiera lämpliga standardceller till cellbiblioteket. Effektförbrukningen hos cellerna skulle vara så liten som möjligt. Ur ekvation 3.1a kan det utläsas att sänkt matningsspänning, VDD, är det bästa och det enklaste sättet att reducera den effekt som förbrukas. P = f clk * C L * VDD 2 (3.1a) Över varje transistor som strömmen dras genom sker ett spänningsfall. Sänks då matningsspänningen för mycket kan grindens funktioner upphöra. Risken att funktionen skall störas kan delvis förhindras genom att cellerna som mest får ha två seriekopplade transistorer mellan VDD / GND och utgången. Se figur 3.1. Figur 3.1: Högst två seriekopplade transistorer mellan VDD / GND och UT. En nackdel med sänkt matningsspänning är att cellen blir långsammare då VDD närmar sig V T, se ekvation 3.1b. t d = C L * VDD / (β(vdd - V T ) α ) (3.1b) 7
3.2 Transistorschema När samtliga celler var valda startade arbetet med att skapa transistorscheman. Ett nytt designbibliotek skapades. I biblioteket konstruerades samtliga utvalda cellers transistorscheman grafiskt. När en krets var klar gjordes en symbol av schemat, se figur 3.2. Figur 3.2: Transistorschemat (t h) för en inverterare med dess symbol (t v). I en testbänk som uppfördes kontrollerades symbolernas funktion. Om funktionen var felaktig öppnades åter transistorschemat för felsökning och ändring. 3.3 Layout Layouten skapades med hjälp av det layoutprogram vars funktion skulle testas. Filerna sparades i en ny mapp. När layouten var färdig kördes en DRC (Design Rule Checking) för att kontrollera kretsen. Ett fel som återfanns i samtliga celler var att det p-dopade lagret, pplus, överlappade substratkontakten för pmostransistorerna. Det samma gällde även för det n-dopade lagret, nplus, som överlappade substratkontakten för nmos transistorerna. Genom att för hand gå in i layouten och ändra storleken på respektive lager rättades felen, se figur 3.3. 8
Figur 3.3: T v med överlappning, t h utan överlappning. Ledningar i samma lager som hade dragits för nära varandra var vanligt för de celler med många transistorer. Efter vissa manuella justeringar av hur ledningarna hade dragits var de flesta cellernas layouter klara för extrahering. Vid extraheringen togs parasitkapacitanser och parasitresistanser med i beräkningen. En LVS gjordes och transistorerna matchade inte varandra på grund av att schemat hade n-/pmos4 och layouten hade phsmos4 (high speed), vilket inte var av någon betydelse. En analog extraherad krets skapades av layouten. En ny testbänk byggdes för varje cell. I testbänken kontrollerades den analog extraherade kretsens funktion så att den inte hade förändrats jämfört med schemats funktion. 9
10
4. Cellista 4.1 Logiska grindar I cellbiblioteket har följande kombinatoriska kretsar inkluderats: NAND-grind [2] NOR-grind [2] XOR-grind [2] XNOR-grind [2] INV-grind [2] MUX-grind [2] Transmissionsgrind [2] Non inverting buffer [2] Heladderare [6, 7] NAND-grinden är en av de enklare standardceller som finns med i cellbiblioteket. Cellen består av två parallellkopplade pmostransistorer och två seriekopplade nmostransistorer, se figur 4.1a. Figur 4.1a: T v transistorschemat, i mitten grindsymbolen och t h sanningstabellen för NAND-grinden. 11
Cellbiblioteket innehåller bara tvåingångars NAND-, NOR-, XOR- och XNORgrindar. Figur 4.1b visar hur en fyraingångars NAND-grind kan konstrueras med hjälp av tre NAND-grindar och två inverterare. Figur 4.1b: Grindnät över en fyra ingångars NAND-grind. Transmissionsgrinden har två insignaler, en indatasignal och en kontrollsignal. Kontrollsignalen bestämmer om indatat skall släppas igenom eller inte, se figur 4.1c. Figur 4.1c: Transmissionsgrind och dess sanningstabell. MUX-grinden är en grind där en selectsignal bestämmer vilken av de två insignalerna som skall släppas igenom till utgången, se figur 4.1d. Figur 4.1d: Sanningstabell och symbol för MUX-grinden. 12
4.2 Heladderare En heladderare är en logisk krets vars funktion är att addera två insignalers databitar och en carrybit. Utsignalerna är en summabit och en carrybit. CIN IN B IN A SUM COUT 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 Tabell 4.2: Sanningstabell för en heladderare I tabell 4.2 visas sanningstabellen för en heladderare. Med hjälp av sanningstabellen kan de boolska ekvationerna för summabiten och carryoutbiten bestämmas, se ekvationerna 4.2a och 4.2b. SUM = (IN A IN B) CIN (4.2a) COUT = IN A IN B + (IN A IN B) CIN (4.2b) 13
4.2.1 Full adder Standardcellen Full adder [6] är konstruerad av 32 stycken transistorer, 16 pmos och 16 nmos, se figur 4.2.1. Figur 4.2.1: Transistorschema för Full adder. 14
Vid simuleringen av Full adder har en inverterare använts som last på utgången av cellen. Se simuleringsresultatet i tabell 4.2.1. VDD Stigtid (ns) Falltid (ns) Max Fördröjning (ns) Effekt (µw) 1.8V 0,129 0,152 0,384 60,6 1.5V 0,144 0,167 0,454 28,0 1V 0,222 0,235 0,773 16,3 Tabell 4.2.1: Resultat vid simuleringen av Full adder. Effektförbrukningen har räknats ut med hjälp av medeltalet för strömförbrukningen (I) vid alla möjliga kombinationer på ingångarna. Det simulerade värdet multiplicerades med matningsspänningen, VDD, enligt formel 4.2.1. P = I * VDD (4.2.1) Ur tabell 4.2.1 konstateras att effektförbrukningen reduceras avsevärt vid sänkt matningsspänning. Förbrukningen vid 1.5 V var knappt hälften av förbrukningen vid 1.8 V. Samtidigt ökade den maximala fördröjningen med drygt 18 %. Sänktes VDD till 1 V var effektförbrukningen endast 27 % av förbrukningen vid 1.8 V men här fördubblades den maximala fördröjningen. Full adder var den enda heladderaren som layoutprogrammet klarade av att konstruera. Det finns därför inga värden från andra heladderare att jämföra cellen med. 15
4.2.2 Transmission full adder Transmission full adder [7] realiseras med hjälp av 16 transistorer, 8 pmos och 8 nmos. Se figur 4.2.2a. Figur 4.2.2a: Transistorschema för Transmission full adder. I layouten för transmission full adder har ledningar av samma lager korsats. Detta medför att layoutens funktion ej är korrekt. Figur 4.2.2b: Problemkopplingen. Figur 4.2.2b visar den transistorkoppling som layoutprogrammet har problem med. 16
4.2.3 18-transistor full adder Konstruktionen av 18-transistor full adder [7] innehåller 18 transistorer, 9 pmos och 9 nmos, se figur 4.2.3. Figur 4.2.3: Transistorschema för 18 transistor full adder. Vid layoutgenereringen av 18-transistor full adder föll ledningar och summa noden bort. Ledningar av samma lager har även korsats. 17
4.2.4 Conventional full adder Conventional full adder [7] är uppbyggd av 20 transistorer, 10 pmos och 10 nmos, se figur 4.2.4. Figur 4.2.4: Transistorschema för Conventional full adder. Layouten för Conventional full adder har korsade ledningar. Försök att dra om ledningarna för hand har gjorts men misslyckats. 18
4.2.5 New 18-transistor full adder New 18-transistor full adder [7] är konstruerad av 18 transistorer 9 pmos och 9 nmos, se figur 4.2.5. Figur 4.2.5: Transistorschema för New 18 transistor full adder. Layouten för New 18-transistor full adder har korsade ledningar vilket medför att den inte är korrekt. 19
4.3 D-vippor En D-vippa är ett minneselement. Det finns två typer av D-vippor, negativt triggade vippor och positivt triggade vippor. Negativt triggade D-vippor släpper igenom indata på negativ klockflank, dvs. när klockan slår om från ett till noll, och positivt triggade D-vippor på positiv klockflank. Värdet på utgången sparas tills nästa negativa respektive positiva klockflank kommer. Klocka Indata Utsignal 1 A A 2 * A 3 B B 4 * B Tabell 4.3: Sanningstabell för en negativt triggad D-vippa. Exempel på en negativt triggad D-vippa se tabell 4.3 : 1. Negativ klockflank, indata A matas till utgången. 2. Positiv klockflank, oavsett indata förblir utgången oförändrad. 3. Negativ klockflank, indata B matas till utgången. 4. Positiv klockflank, oavsett indata förblir utgången oförändrad. Vill en konstruktör använda en viss typ av D-vippa och den är triggad på fel flank kan klocksignalen in till vippan inverteras. 20
4.3.1 Low-Power flip flop Standardcellen Low-power flip flop [3], se figur 4.3.1, är en D-vippa av masterslave typ och är triggad på negativ klockflank. Vippan använder sig av tri-state inverterare till återkopplingen. För matningen av insignalen till utgången använder Low-power vippan transmissionsgrindar. För att realisera Low-power flip flop används 18 transistorer, 9 pmos och 9 nmos. Två av transistorerna genererar den inverterade klocksignalen. Figur 4.3.1: Schema på Low-power flip flop. 4.3.2 Static CMOS flip flop Standardcellen Static CMOS flip flop [4] realiseras med hjälp av två kaskadkopplade multiplexers där klockan fungerar som selectsignal och triggar vippan på positiv klockflank. Mastermultiplexern är uppbyggd av en AND-grind och två NOR-grindar och slavemultiplexern av en OR-grind och två NANDgrindar, se figur 4.3.2. I kretsen används 12 pmos- och 12 nmostransistorer. Figur 4.3.2: Schema över Static CMOS flip flop. 21
4.3.3 StrongARM flip flop Standardcellen StrongARM flip flop [5] består av 23 transistorer, 11 pmos och 12 nmos, inklusive inverteraren till indata. På utgången sitter två korskopplade NAND-grindar. StrongARM använder sig av två dataingångar, data och datainvers, i stället för att använda klocksignalens invers. Figur 4.3.3 visar uppbyggnaden av StrongARM flip flop. Figur 4.3.3: Schemat visar uppbyggnaden av StrongARM flip flop. 4.3.4 Transmission flip flop Standardcellen Transmission flip flop [4] är en positivt triggad D-vippa av master-slave typ. Som namnet antyder så är vippan konstruerad med transmissionsgrindar, både i matningsfasen och i återkopplingen. I kretsen används sex inverterare och fyra transmissionsgringar, totalt 20 transistorer, 10 pmos och 10 nmos. Se transmission flip flop i figur 4.3.4. Figur 4.3.4: Schema över Transmission flip flop. 22
4.3.5 D flip flop Standardcellen D flip flop [2] består av 22 transistorer, 11 pmos och 11 nmos. Två av dessa används för att skapa en inverterad klocka till kretsen. Vippan är konstruerad av fyra tri-state inverterare och två vanliga inverterare. D flip flop är triggad på negativ klockflank. Se transistorschemat för D flip flop i figur 4.3.5. Figur 4.3.5: Transistorschema över D flip flop. 4.3.6 Införande av Reset-funktion Vid konstruktion av digitala kretsar behöver man ofta kunna nollställa D- vipporna, så kallad Reset. När Reset-signalen är hög (eller låg) skall utgången på vippan alltid vara noll oavsett värdet på indata. Se tabell 4.3.6a. Reset Data Ut 0 0 0 0 1 1 1 0 0 1 1 0 Tabell 4.3.6a: Sanningstabell för Reset-funktionen. Ingen av de utsedda D-vipporna har Reset-funktion. Med hjälp av en NANDgrind, med ingångarna Data och inverterad Reset, i seriekoppling med en Inverterare skapas en AND-grind, se figur 4.3.6b. Då AND-grinden kopplas till ingången på vippan fås en synkron reset, dvs. att utsignalen resetas först vid klockflank. 23
Figur 4.3.6b: Transistorschema över en AND-grind med ingångarna Data och inverterad Reset. 4.3.7 Simulering av D-vippor De färdiga D-vipporna belastades i testbänken av en inverterare. Klocksignalen och insignalen hade en stigtid respektive falltid på 1 ps. Tre olika matningsspänningar användes vid simuleringen, 1.8V, 1.5V och 1V. Vid simulering av D-vipporna kontrollerades deras stigtider och falltider samt den maximala fördröjningen. Den maximala fördröjningen beskriver den längsta tid det tar från det att klockflanken kommer tills det att utgången har nått 50 % av det slutliga värdet. Typ VDD DFF Low power Static StrongARM TFF Stigtid 1.8V 0,108 0,108 0,213 0,164 0,112 (ns) 1.5V 0,119 0,117 0,241 0,192 0,127 1V 0,187 0,182 0,375 0,298 0,190 Falltid 1.8V 0,102 0,103 0,162 0,152 0,107 (ns) 1.5V 0,114 0,115 0,183 0,173 0,118 1V 0,176 0,175 0,269 0,263 0,171 Max 1.8V 0,254 0,161 0,240 0,325 0,268 Fördröjning 1.5V 0,287 0,192 0,276 0,383 0,314 (ns) 1V 0,488 0,335 0,448 0,657 0,533 Tabell 4.3.7a: Resultat vid simuleringen av D-vipporna. Ur tabell 4.3.7a utläses resultatet av simuleringen av D-vipporna. D flip flop (DFF), Low-power flip flop (LPFF) och Transmission flip flop (TFF) hade ungefär lika snabba stig- och falltider. Static CMOS flip flop (SCFF) hade den överlägset längsta stigtiden men hade lägre maximal fördröjning än både DFF 24
och TFF. LPFF var den vippa som hade minst fördröjning medan StrongARM var sämst med cirka dubbelt så lång maximal fördröjning. Typ VDD DFF Low power SCFF StrongARM TFF Effekt- 1.8V 39,5 32,7 43,2 31,8 47,8 förbrukning 1.5V 27,2 23,2 27,1 20,7 32,8 (uw) 1V 12,0 9,0 12,2 8,9 14,2 Tabell 4.3.7b: Effektförbrukningen för D-vipporna. Effektförbrukningen, se tabell 4.3.7b, för vipporna räknades ut genom att mäta den genomsnitliga strömmen som tillfördes kretsen vid simuleringen och multiplicera den med VDD. StrongARM och LPFF var de vippor som var effektsnålast. Vid VDD = 1.8 V var effektförbrukningen 33 % lägre för StrongARM än för TFF. LPFF var snabbast och en av de effektsnålaste. Vippan konsumerade vid VDD 1.5 V drygt 70 % av den effekt som krävdes vid 1.8 V och den maximala fördröjningen ökade med 17 %. När spänningen sänktes till 1 V förbrukade LPFF endast 27 % av effekten vid 1.8 V. Den maximala fördröjningen ökade däremot med 108 % vilket beror på att VDD närmar sig V T, se ekvation 3.1b. Ur tabell 4.3.7b utläses att effektförbrukningen för vipporna förändras enligt ekvation 3.1a när matningsspänningen ändras. 25
26
5. Problem vid skapandet av layout Vid skapandet av layouten uppkom flera problem. I samtliga cellscheman hade transistorer av modell phsmos4 och nhsmos4 (high speed transistorer) använts. Layoutprogrammet kände inte igen dessa transistorer som därför fick bytas ut till pmos4 och nmos4. Detsamma gällde för terminalerna som alla var av typen INPUT/OUTPUT. INPUT /OUTPUT-terminalerna ersattes av INPUTterminaler för insignalerna, OUTPUT-terminaler för utsignalerna och för VDD och GND namngavs ledningarna. När några layouter var skapade visade det sig att mer avancerade celler, som D- vippor och heladderare, hade korsade ledningar. Layoutprogrammet hade problem med transmissionsgrindar. Kontakt togs med skaparna till programmet och problemet löstes delvis. D-vippornas layout fungerade nu men för alla utom en heladderare kvarstod problemet. Försök att för hand gå in och ändra i några layouter misslyckades. I en heladderare saknades flera ledningar i layouten. I samtliga layouter överlappade det p-dopade lagret, pplus, substratkontakten för pmostransistorerna och det n-dopade lagret, nplus, substratkontakten för nmostransistorerna. Genom att för hand ändra höjden på respektive lager löstes problemet. Ledningar av samma lager hade dragits för nära varandra i många av layouterna. Detta löstes också genom handpåläggning. 27
28
6. Referenser [1] Internet: www.cadence.com [2] Heinbuch, Dennis V.: CMOS3 Cell Library, Addison-Weslsy Publishing Company, 1988 ISBN 0-201-11257-4 [3] Internet: http://ieeexplore.ieee.org/xplore/dynwel.jsp Uming, Ko och Poras, T. Balsara: High Performance, Energy Efficient Master- Slave Flip-Flop Circuits, 1995 [4] Internet: http://ieeexplore.ieee.org/xplore/dynwel.jsp Vesterbacka, Mark: A static CMOS master-slave flip-flop experiment, 2000 [5] Internet: http://ieeexplore.ieee.org/xplore/dynwel.jsp Shang, Xue och Oelmann, B.: Comparative study of low-voltage performance of standard-cell flip-flops, 2001 [6] Vesterbacka, Mark: Digitala Kretsar, projektkurs 1999 [7] Internet: http://ieeexplore.ieee.org/xplore/dynwel.jsp I-Chyn, Wey: Chun-Hua, Huang: Hwang-Cherng, Chow: A new low-voltage CMOS 1-bit full adder for high performance applications, 2002 [8] Internet: http://www.ep.liu.se/exjobb/isy/2003/3303/ Ekebrand, Terese och Funke, Nils: A parametrizable standard cell generator, 2003 29
30
Appendix: Cellayouter NAND NOR 31
XOR 32
XNOR 33
INV Transmissionsgrind 34
Non inverting buffer 35
MUX 36
Full adder 18-transistor full adder 37
Transmisson full adder 38
Conventional full adder New 18-transistor full adder 39
D flip flop 40
Low-Power flip flop 41
Static CMOS flip flop 42
StrongARM flip flop 43
Transmission flip flop 44
På svenska Detta dokument hålls tillgängligt på Internet eller dess framtida ersättare under en längre tid från publiceringsdatum under förutsättning att inga extraordinära omständigheter uppstår. Tillgång till dokumentet innebär tillstånd för var och en att läsa, ladda ner, skriva ut enstaka kopior för enskilt bruk och att använda det oförändrat för ickekommersiell forskning och för undervisning. Överföring av upphovsrätten vid en senare tidpunkt kan inte upphäva detta tillstånd. All annan användning av dokumentet kräver upphovsmannens medgivande. För att garantera äktheten, säkerheten och tillgängligheten finns det lösningar av teknisk och administrativ art. Upphovsmannens ideella rätt innefattar rätt att bli nämnd som upphovsman i den omfattning som god sed kräver vid användning av dokumentet på ovan beskrivna sätt samt skydd mot att dokumentet ändras eller presenteras i sådan form eller i sådant sammanhang som är kränkande för upphovsmannens litterära eller konstnärliga anseende eller egenart. För ytterligare information om Linköping University Electronic Press se förlagets hemsida http://www.ep.liu.se/ In English The publishers will keep this document online on the Internet - or its possible replacement - for a considerable time from the date of publication barring exceptional circumstances. The online availability of the document implies a permanent permission for anyone to read, to download, to print out single copies for your own use and to use it unchanged for any non-commercial research and educational purpose. Subsequent transfers of copyright cannot revoke this permission. All other uses of the document are conditional on the consent of the copyright owner. The publisher has taken technical and administrative measures to assure authenticity, security and accessibility. According to intellectual property law the author has the right to be mentioned when his/her work is accessed as described above and to be protected against infringement. For additional information about the Linköping University Electronic Press and its procedures for publication and for assurance of document integrity, please refer to its WWW home page: http://www.ep.liu.se/ Oscar Rasmusson