Rapport avseende projektet STES

Transkript

1 RAPPORT 1 (6) Informationskopia LiTH Zebo Peng Chalmers Peter Dahlgren HJ Bengt Magnhagen DST/U/HR Lars-Olov Eriksson Mottagare NUTEK Håkan Håkansson Combitech Jan-Olof Andersson Rapport avseende projektet STES Nedan följer en redovisning av status för projektet STES (diarienummer 1N12P ) avseende perioden MÅLUPPFYLLNAD De tre delprojekten har bedrivits i stort sett enligt projektspecifikationen. De förändringar av inriktning som skett har företrädesvis motiverats av omsättning av doktorander. F.n. deltar 6 doktorander, handledda av seniora forskare i respektive forskargrupp. 2 VERKSAMHET OCH UPPNÅDDA RESULTAT Delprojekt 1 (System Level Self-Test) har uppnått följande resultat: Formulering av en hierarkisk självtestarkitektur för inbyggda system, vilken består av både HW- och SW-komponenter. Teknik för att stöda konstruktion med arkitekturen, särskilt avseende HW/SW-system, har inletts. Metoder för testbarhetsanalys, partitionering och hierarkisk testgenerering för system, som realiseras i både HW och SW har utvecklats. Metoderna omfattar konstruktionsflödet från specificering till realisering. En komplett konstruktionsmiljö för stöd av metoderna, i vilken verktyg för detta integrerats, har utvecklats och demonstrerats. Resultaten presenterades på IEEE NORCHIP konferensen. En metod för att kombinera pseudo-random tester med deterministiska tester är under utveckling. Metoden optimerar testtid och feltäckning, och ska implementeras som en BIST-lösning. Metoder har utvecklats för testbarhetsanalys och transformering av konstruktioner på beteendenivå i en miljö för högnivåsyntes. Seminarier inom ovanstående har hållits på Ericsson.

2 RAPPORT 2 (6) Delprojekt 2 (Self-Test in Microelectronics) har uppnått följande resultat: En utvecklingsmiljö för testimplementering har skapats. Koncept för testprocessorer har utvärderats. Verktyg för Boundary Scan Test har utvecklats och installerats. Demonstratorer med tillämpning inom automotive har specificerats, varav en är under implementering. Testmetoder för BIST av demonstratorn är under utveckling. Delprojekt 3 (Fault Modelling and Defect Coverage) har uppnått följande resultat: Verktyg för felsimulering och testgenerering på transistornivå har utvecklats. Verktygen tar bättre hänsyn till fel i deep submicron teknologi än traditionella. Metoder för modellering av sådana fel togs fram och lade grunden för verktygen. Heuristik för effektivare hantering av stora kretsar har tagits fram för verktygen. Metoden bygger på kretspartitionering. Experimentella resultat visar förbättringar av feltäckning jämfört med traditionella verktyg. Påverkan av sänkt matningsspänning på testkvalitet och feltäckning har studerats. Publikationer: G. Jervan, P. Eles, Z. Peng, J. Raik, and R. Ubar, "High-level Test Synthesis with Hierarchical Test Generation," Proc. IEEE NORCHIP Conference, Oslo, Nov. 8-9, E. Larsson and Z. Peng, "An Estimation-based Technique for Test Scheduling," Proc. 2nd Electronic Circuits and Systems Conference (ECS'99), Bratislava, Slovakia, Sept. 6-8, G. Jervan, P. Eles, and Z. Peng, "A Hierarchical Test Generation Technique for Embedded Systems," Proc. 2nd Electronic Circuits and Systems Conference (ECS'99), Bratislava, Slovakia, Sept. 6-8, G. Jervan, P. Eles, and Z. Peng, "A Uniform Test Generation Technique for Hardware/Software Systems," Compendium IEEE European Test Workshop, Constance, Germany, May 25-28, T. Yang and Z. Peng, "An Improved Register-Transfer Level Functional Partitioning Approach for testability," Journal of Systems Architecture, in press, 1999.

3 RAPPORT 3 (6) E. Larsson and Z. Peng, "A Behavioral-Level Testability Enhancement Technique," Compendium IEEE European Test Workshop, Constance, Germany, May 25-28, T. Yang and Z. Peng, "An Improved Register-Transfer Level Functional Partitioning Approach for testability," Proc. Euromicro'98 Workshop on Digital System Design: Architectures, Methods and Tools, Västerås, Aug , 1998, pp T. Yang and Z. Peng, "Incremental Testability Analysis for Partial Scan Selection and Design Transformations," Compendium IEEE European Test Workshop, Sitges, Spain, May 27-29, 1998, pp E. Larsson and Z. Peng, "Testability Analysis of Behavioral-Level VHDL Specifications," Compendium IEEE European Test Workshop, Sitges, Spain, May 27-29, 1998, pp K. Wiklund, T. Magnusson and P. Dahlgren, "Switch-Level Fault Simulation and Test Generation for Competing Bridging Faults", IEEE European Test Workshop, 1998, pp P. Dahlgren, "Switch-Level Bridging Fault Simulation in the Presence of Feedback", Proc. International Test Conference, 1998, (ITC-98), pp B. Magnhagen, "Test strategy for a 486 computer Multichip Module", Proc. Baltic Electronics Conference, Tallinn, October 7-9, K. Petersén, "Reserapport från ITC98", Elektronik i Norden, nr K. Petersén, "BIST", Elektronik i Norden, nr 9-99 B. Magnhagen, "Test problems in an MCM design for an automotive application", System Test Workshop, ITC 99, Atlantic City, October K. Petersén, "Dyrt att testa, reserapport från ITC 99", Elektronik I Norden, nr G. Carlsson, The Ericsson Perspective to SOC Testing, IEEE P1500 meeting minutes (at DATE 99), Munich, March 1999 G. Carlsson, DFT Enhances PCB Manufacturing, Future Circuits International no

4 RAPPORT 4 (6) Övriga resultat: Presentationer av STES och dess delprojekt samt delresultat har hållits i olika sammanhang, t.ex. på internationella konferenser, på nationella konferenser, som EDA-Träff 99, och på Ericsson. Kurser och seminarier har utvecklats och hållits. Uppnådd industrirelevans: Projektet har ett nära samarbete med industrin, där främst Ericsson och Combitech Electronics deltar aktivt. Industrin har främst bidragit genom formulering av relevanta problem, genom att bidra I utveckling av demonstratorer samt genom kontinuerlig uppföljning av resultat och inriktning. 3 RESULTATSAMMANFATTNING Licensiatexamina planerade Föredrag vid konferenser 13 nationella 1 internationella 12 Föredrag på högskolor 4 Seminarier för industrin 7 Tidskriftsartiklar 5 Refererade artiklar/föredrag 10 Nya kurser vid högskolorna 3 Nya metoder/verktyg 3

5 RAPPORT 5 (6) 4 PLANER FÖR PROJEKTETS FORTSÄTTNING MÅL FÖR PERIODEN Under perioden avses att huvudsakligen slutföra påbörjade arbeten för att uppnå de mål enligt den ursprungliga planen, vilka ännu inte uppnåtts. Vidare, vilket är typiskt för forskningsprojekt, har många uppslag till förbättringar och nya idéer inom området väckts. De mest intressanta av dessa kommer att bearbetas, som framgår av nedanstående. 4.2 FÖRVÄNTADE RESULTAT Delprojekt 1: Rapport avseende orsaken till att pseudo-random tester, genererade av en HWimplementerad generator (LFSR), inte detekterar vissa fel. En metod för deterministisk testgenerering för dessa fel, implementerad on-chip. Färdigställande av metoden för kombinerad BIST, implementerad med både pseudorandom tester och deterministiska tester. Integrering av verktyg som stöder metoderna I en konstruktionsmiljö. Delprojekt 2: Demonstratorn färdigställd. BIST-metoder kompletta och demonstrerade. Rapport avseende testprogramimplementering. En licensiatavhandling avseende Embedded Test Processor. Delprojekt 3: Rapport avseende effekterna av minskade geometrier och matningsspänning på förväntad feltäckning. Metoder och verktyg för deterministisk felsimulering av low power/low voltage system i submikrometer teknologi. Metoder för optimering av testning för minimal effektförbrukning. Två licensiatavhandlingar inom ovanstående områden.

6 RAPPORT 6 (6) 4.3 BUDGET FÖR PERIODEN Att rekvirera från NUTEK. Alla belopp nedan är i KSEK. ETX HJ CTH LiTH Totalt Löner Utrustn./Programvara Material Resor Förvaltning Summa Kostnad för Ericsson som ej täcks av NUTEK Totalt PROJEKTLEDNING Projektet avses även fortsättningsvis ledas enligt den ursprungliga planen, då detta visat sig vara ändamålsenligt och effektivt.