Digital Design IE1204

Digital Design IE204 F3 Asynkrona sekvensnät del 2 william@kth.se

IE204 Digital Design F F3 F2 F4 Ö Booles algebra, Grindar MOS-teknologi, minimering F5 F6 Ö2 Aritmetik Ö3 KK LAB Kombinatoriska kretsar F7 F8 Ö4 F9 Ö5 Multiplexor KK2 LAB2 Låskretsar, vippor, FSM F0 F Ö6 KK3 LAB3 FSM, VHDL introduktion F2 Ö7 F3 Asynkron FSM Ö8 F4 tentamen Minnen Föreläsningar och övningar bygger på varandra! Ta alltid igen det Du missat! Läs på i förväg delta i undervisningen arbeta igenom materialet efteråt!

Detta har hänt i kursen Decimala, hexadecimala, oktala och binära talsystemen AND OR NOT EXOR EXNOR Sanningstabell, mintermer Maxtermer PS-form Booles algebra SP-form demorgans lag Bubbelgrindar Fullständig logik NAND NOR CMOS grindar, standardkretsar Minimering med Karnaugh-diagram 2, 3, 4, 5, 6 variabler Registeraritmetik tvåkomplementrepresentation av binära tal Additionskretsar Multiplikationskrets Divisionskrets Multiplexorer och Shannon dekomposition Dekoder/Demultiplexor Enkoder Prioritetsenkoder Kodomvandlare VHDL introduktion Vippor och Låskretsar SR-latch D-latch D-vippa JK-vippa T-vippa Räknare Skiftregister Vippor i VHDL Moore-automat Mealy-automat Tillståndskod Oanvända tillstånd Analys av sekvensnät Tillståndsminimering Tillståndsmaskiner i VHDL Asynkrona sekvensnät flödestabell exitationstabell tillståndskodning

Repetition Delay-element Synkront sekvensnät Klockad vippa Asynkront sekvensnät ett konstgrepp: Delay-element Andra beteckningar: Y och y

Repetition Gyllene regeln Endast EN signal åt gången ändras

Repetition Exitationstabell Den asynkrona kodade tillståndstabellen kallas för Excitationstabell De stabila tillstånden (de med next state = present state) ringas in Present Nextstate state SR = 00 0 0 y Y Y Y Y 0 0 0 0 0 0 Y = y

Repetition Flödestabell och Tillståndsdiagram Den asynkrona okodade tillståndstabellen kallas för Flödestabell Present Next state Output state SR = 00 0 0 Q A A A B A 0 B B A B A 00 0 Tillståndsdiagram SR 0 A 0 B 00 0 0

Repetition Tillståndsminimering Ospecificerade tillstånd Asynkrona sekvensnät har ofta många ospecificerade tillstånd. Gyllene regeln Fysikaliskt omöjligt! Tuggummiautomaten - Ett mynt i taget! Pres state Next State X=00 0 0 A A B C - 0 B D B - - 0 C A - C - D D E F - 0 E A E - - F A - F - (X = ND, Q = z) Q - - - Ospecificerade tillstånd är våra Jokrar!

Pres state Repetition Tillståndsminimering Ekvivalens (spara jokrarna) Next State X=00 0 0 A A B C - 0 B D B - - 0 C A - C - D D E F - 0 E A E - - F A - F - (X = ND, Q = z) Q Regler för ekvivalensgrupp: Samma utsignal. Stabilt tillstånd för samma insignaler. Ospecificerade tillstånd för samma insignaler. Instabila tillstånd kan få skilja. - - - Spara jokrarna!

Repetition Tillståndsminimering Kompatibilitet (använd jokrarna) Pres Next State state X=00 0 0 A A B C - 0 B D B - - 0 C A - C - D D E C - 0 E A E - - Här finns ofta flera möjligheter men en teori för vad som är optimalt saknas! Q Kompatibilitetsgraf C A E B Mealy-kompatibla D Använd ospecificerade tillstånd! Moore-kompatibla C(): A-C- E(): AE-- C(): A-C- A(0): ABC- Här väljer man mellan Moore eller Mealy kompatibel modell

Repetition Tillståndskodning Alla tillstånd måste kodas så att tillståndsövergångar sker med Hammingavståndet A D Placera tillståndsdiagrammet på en Graykodad hyperkub utan diagonaler. B C A E D G B F C Richard Hamming Använd lediga tillstånd som övergångstillstånd ( eftersändning ). B D : B E D

Hasard spikar När man konstruerar asynkrona kretsar så kan det händer att man får spikar (glitches) på signalvärden Detta beror på att olika signalvägar har olika fördröjningstider Fenomenet kallas för hasard (hazard) och kan elimineras med noggrann konstruktion

Snabbfråga Vilket tidsdiagram motsvarar bäst den signal som genereras av följande grindnät vid stigande flank? in Q in 0 in 0 in 0 Q 0 Q 0 Q 0 Alt: A Alt: B Alt: C

Snabbfråga Vilket tidsdigaram motsvarar bäst den signal som genereras av följande grindnät vid stigande in flank? Q x in Q 0 0 in Q 0 0 in Q 0 0 x 0 Alt: A PGA fördröjning i inverterare blir båda ingångarna till AND grinden ett kort tag Alt: B Alt: C Alt C tar ej hänsyn till fördröjning i AND grind

( Kort 0-ställningspuls ) in Q Kretsen används ibland för att generera en kort 0- ställningspuls.

( Kort 0-ställningspuls ) Du har sett kretsen förr.

Olika typer av Hasard Statisk Statisk 0 0 Dynamisk 0 Dynamisk 0

Statisk Hasard Statisk Statisk 0 0

Exempel, Statisk Hasard Hasard kan uppträda vid nedanstående krets vid övergången av x 3 x 2 x från 0 x 2 x p f x 3 q f = x + x2 xx3

Tidsdiagrammet x 2 x p f x2 xx3 f = x + x 3 q x p x x 2 x 3 00 0 0 q 0 f Hasard t

Hasardfri krets x 2 x p x p x 3 q f q r Hasard-Cover x x 2 x 3 00 0 0 r f t 0 f = x + x2 + xx3 x2x3

Hur undviker man statisk hasard? Möjligheten för statisk hasard finns om två intillliggande :or inte är täckta med en egen produktterm vid SOP Därmed kan man ta bort risken för statisk hazard genom att lägga till inringningar så att alla intillliggande :or är täckta med en egen inringning

Ex. Hasardfria hoptagningar Räcker dessa hoptagningar för hasardfrihet? f f = a + db + cb

Ex. Hasardfria hoptagningar Räcker dessa hoptagningar för hasardfrihet? f f = a + db + cb Hasard cover

Ex. Hasardfria hoptagningar Räcker dessa hoptagningar för hasardfrihet? f Karnaughdiagrammet är en donut!?? f = a + db + cb

Ex. Hasardfria hoptagningar Räcker dessa hoptagningar för hasardfrihet? f f = a + db + cb + dc

Ex. Hasardfria hoptagningar Lätt att missa! f f = a + db + cb + dc Hasard cover

Ex. Hasardfria hoptagningar Med annan variabelordning missar man inte! f f = a + db + cb + cd

Statisk hasard vid POS? Har man en POS-implementering så måste man se till att alla bredvidliggande 0:or är täckta av en egen summaterm

Dynamisk Hasard? En dynamisk hasard orsakar flera spikar på utgången En dynamisk hasard orsakas av kretsens struktur Dynamisk 0 Dynamisk 0

Exempel, Dynamisk Hasard Följande ekvation orsakar ingen hasard om man implementerar den som en AND-ORstruktur f = x + x2 + x3x4 xx4

Exempel, Dynamisk Hasard Följande ekvation orsakar ingen hasard om man implementerar den som en AND-ORstruktur f = x + x2 + x3x4 xx4 Problemfri med två-nivålogik!

Exempel, Dynamisk Hasard Men implementerar man ekvationen med följande flernivåslogik, så uppträder dynamisk hasard x x 2, x 3, x 4 a One gate delay b b c x x 2 x 3 a c d f d f x 4

Hur undviks Dynamisk Hasard? Dynamisk hasard kan undvikas med tvånivå-logik Ser man till att en två-nivå krets är fri från statisk hasard, så finns det inte heller någon dynamisk hasard!

Snabbfråga Vilket/vilka av följande grindnät kan ge upphov till hazard då x ändras? x x Alt: B x Alt: A Alt: C

Snabbfråga Vilket/vilka av följande grindnät kan ge upphov till hazard då x ändras? x Risk för hazard då a= och b=0 Den extra grinden täcker inte detta fall (utan a= och b=) x Alt: B a x Alt: A b Oooops! Alt: C inte Hazard cover!

Snabbfråga Risk för hazard då a= och b=0 Den extra grinden täcker inte detta fall (utan a= och b=) x ba 0 inte Hazard cover! 00 0 0 a x b x ba Ingen Hazard 00 0 0 0 Oooops! Alt: C x b a

När behöver man ta hänsyn till Hasard? I ett asynkront sekvensnät måste avkodaren för nästa-tillstånd vara hasardfri! Annars kan man hamna i ett inkorrekt tillstånd För kombinatoriska kretsar är hasard inte ett problem eftersom utgången alltid kommer att stabilisera sig efter ett kort tag I ett synkront sekvensnät är hasard inget problem, så länge man respekterar setup- och hold-tider ( under dessa tider får hasard inte uppträda! )

Undvik Hasard Statisk hasard orsakas av utelämnade primimplikanter Statisk Statisk 0 0 Dynamisk 0 Dynamisk 0 Dynamisk hasard kan uppstå när man implementera kretsar med flernivåslogik. Tvånivåslogikkretsar som är fria från statisk hasard är också fria från dynamisk hasard.

Utgångs-spikar i asynkrona sekvensnät Pres state Next State X=0 Q y 2 y Y 2 Y 00 00 0 0 0 00 0 0 0 0 0 Man kan få utgångsspikar i ett asynkront sekvensnät när man byter från ett stabilt tillstånd till ett annat genom att passerar flera instabila tillstånd ( Fenomenet är ingen hasard! ).

Metastabilitet CMOS-kretsens överföringsfunktion (ex. inverterare) Utspänning V f V x V DD T V f T 2 0 0 Inspänning V x

Om metastabilitet? Q 0? D 0 D C Q C 0 För att förstå vad metastabilitet innebär så kan vi tänka oss att insignalen D till en latch är väldigt belastad och därmed ändrar sig mycket långsamt i förhållande till klockan. Antag vidare att klock-signalen C slår om precis när D är vid V DD /2. Då låser sig latchen vid det spänningsvärde som råkar finnas på D. Efter en tid slår latchen om till antingen eller 0.

Om metastabilitet Denna instabilitet varar tills transistorerna i återkopplingen behagar gå åt ena eller andra hållet men det kan ta tid, och tiden beror på hur nära V DD /2 som låsningen skedde. Man kan likna situationen vid en boll som ligger på toppen en kulle, eller en penna som balanserar på sin spets. Minsta störning kommer att få bollen eller pennan att falla åt ena eller andra hållet. 0? Om Clk och D switchar samtidigt, vilket värde får då Q? På vilken sida kommer bollen att trilla ner?

Klockpuls och data samtidigt! Resultat från många mät-tillfällen. 0 Klocka och data ändras samtidigt!

Tidsfördröjning innan utvärdet blir bestämt Hur mycket samtidigt? exakt samtidigt oändlig tid data klocka hur nära?

Setup and Hold time (= metastabilitets-skydd) För att undvika samtidigt omslag/switchning, så måste setup and hold times garanteras: D Clk Setup Hold time Setup time är den tid D måste vara stabil innan Clk ändrar värde Hold time är den tid D måste vara stabil efter Clk har ändrat värde Om Setup and Hold time s är uppfyllda, så kommer vippan (Flip-flop) att garanterat bete sig snällt/deterministiskt!

Asynkrona insignaler? Dessvärre kan vi inte alltid garantera att en ingång är stabil under hela setup- och holdtiden Antag att du kopplar in en tryckknapp på D- ingången av en vippa Användaren kan trycker knappen när som helst, även under setup- och hold-tiden! Risken är att vippan hamnar i ett metastabilt tillstånd!

Synkronisering av insignaler För att synkronisera asynkrona ingångar användar man en extra vippa på ingången Den första vippans utgång (A) kan hamna i ett metastabilt läge Men om klockperioden är tillräckligt lång, så kommer den att stabiliseras innan nästa klockflank, så att B inte hamnar i ett metastabilt läge! Data (asynchronous) D Q A D Q B Data (synchronous) Clock Q Q

(Slumptal med metastabilitet?) Intelprocessorer singlar slant med följande krets. Innan klockpulsen blir är både node A och node B logiskt. När klockpulsen kommer hamnar båda inverterarna i det metastabila tillståndet och slumpen avgör sedan vilket tillstånd inverterarna slutgiltigen hamnar i.

Avancerade byggelement De asynkrona vipporna och låskretsarna används som säkra byggelement vid digital design. Nya byggelement utvecklas hela tiden. Vid övningen kommer vi att konstruera en dubbelflankvippa en vipptyp som kan komma att ge framtidens datorkretsar högre (dubblerade) prestanda Vid föreläsningen förfinar vi nu den enkla SR-låskretsen

Exempel förbättrad SR-latch Konstruktion av set-dominant SR-latch Specifikation Konstruktionen är en speciell typ av SR-latch (det finns inte ett förbjudet läge ) Om S och R är så går latchen i SET-läge (Q = ) Latchen kan först gå till RESET-läge om. både S och R först sätts till S=0 och R=0 (Q = ) 2. R aktiveras (S = 0, R = ) Q = 0! Källa: Fletcher: Engineering Approach to Digital Design, Prentice-Hall, 980. Exempel 0.5 (pp 670).

Repris: SR-latch R S (a) Circuit Q a Q b S R Q a 0 0 0 0 (b) Truth table Så länge man undviker insignalen SR-Latch S = R = ( = förbjudet tillstånd ) kommer utgångarna Q a och Q b att S S Q Q vara varandras inverser. Man kan? R R Q då använda symbolen till höger. Tar man signaler från låskretsar finns det således alltid inverser att tillgå! Q b 0/ /0 (no change) 0 0 0 0 Förbjuden insignal S=R= Q a Q b

Mer problem med SR-latchen R Q a S R Q a Q b 0 0 0/ /0 (no change) 0 0 0 0 S Q b 0 0 (a) Circuit (b) Truth table Om man vill gå från SR = till SR = 00 är det en dubbeländring av insignalerna. I praktiken hamnar vi antingen i Q = 0 eller i Q = ingen kan veta! Detta är ett ytterligare skäl till att utesluta SR =.

SR-latch SR 00 0 Q= a 0 0 d Q=0 00 0

SET-dominant SR-latch 0(0) 0(0) f SR( QQ) 00(0) 00(0) Q= e b a Fletchers förslag på tillståndsdiagram för SET-dominant SRlatch. (Här givet). 00(0) 00(0) 00(0) c 0(0) SR = d 0(0) 0(0) Q=0

Önskat beteende SR= Set-dominant SR-latch Vanlig SR-latch

(SET-dominant SR-latch) 0(0) 0(0) f SR( QQ) 00(0) 00(0) Q= e b a 00(0) c 00(0) 00(0) 0(0) d 0(0) 0(0) Q=0

SET-dominant SR-latch e 0(0) 0(0) 00(0) f b c SR( QQ) 00(0) 00(0) 00(0) 0(0) a d 00(0) 0(0) 0(0) a b c d e f 00 a a c c a 0 d d d f f SR( QQ) e e e e 0 b b b b Q 0 0 Q 0 0 0 0 SR = Tillståndet e tar hand om fallet SR =

Kompatibilitet a (0) b (0) c (0) d (0) e (0) f (0) Det finns inga ekvivalenta tillstånd, finns det några Moorekompatibla tillstånd?

Kompatibilitet Använd ospecificerade tillstånd! a (0) b (0) c (0) d (0) e (0) f (0) Många valmöjligheter a(0): ad-b b(0): a-eb b(0): a-eb f(0): afe- c(0): cd-b d(0): cde- b(0): a-eb e(0): -feb e(0): -feb f(0): afe-

Kompatibilitetsgraf Många valmöjligheter a (0) e (0) c (0) b (0) f (0) d (0) Nya beteckningar a (ab), e (ef), c (cd) Tre tillstånd kräver två tillståndsvariabler Y 2 och Y a c e 00 a c a 0 c c e SR( QQ) e e e 0 a a a Q 0 Q Reducerad flödestabell 0 0

Tillståndskodning Vald tillståndskod (Gray) a c y 2 y e a, e c Q Övergångs-tillstånd Utgångsavkodning = y Q = Q = 0 2 a : e : c :? Eftersändning Från c till e krävs det en dubbeländring av Y 2 Y detta ändras med hjälp av övergångstillståndet till två enkeländringar

Karnaughdiagram Y = + Y Ry + SR 2 S y2 + SR y Ry2 y = Hasardfria nät direkt!

Krets-schema y 2 = Sy2 + SR y Ry2 y = Ry SR Y + Y + y y 2 2 = Q = Q Här har vi vår idiotsäkra SR-låskrets!

En annan lösning? egentligen 0 men pröva Förutom att lösa problemet med dubbeländringen, som vi redan löst, vill vi få så enkla nät som möjligt! Vad händer om vi skriver (i stället för 0) som instabilt tillstånd i ruta 3, på ren spekulation att detta kommer att ge oss ett enklare nät? Från 00 i ruta 2 till i ruta 3 är en ofarlig dubbeländring. Blir det 0 hamnar man stabilt i 0, blir det 0 går man till och därefter stabilt till 0.

Nya Karnaughdiagram Från 00 till innebär en ofarlig dubbeländring av tillståndsvariablerna som till sist alltid leder till stabilt 0. Y = + Y Ry + SR 2 S y2 R y = Enklare nät! Vi introducerade en ickekritisk Hasard och det gav oss större hoptagningar och ett enklare nät!

Idiotsäker och kompakt Y + 2 = S y2 R y Y Ry + SR = y y 2 y y 2 2 = Q = Q

Asynkrona nät är byggstenar Eftersom de asynkrona sekvensnäten används som byggstenar vid all annan Digital Design är det vanligt att stor möda har lagts på att göra dom så optimala som möjligt. De används oftare i tusental i en konstruktion än styckvis. Varje ingående grind kostar och räknas!

Används dominanta SR-latchar?

PIC6F690 IO-enhet, SR-latch Låskretsen är RESET-dominant SR Q = 0 Q =

PIC6F690 IO-enhet, SR-latch Touch control. Användningsområdet för SR-latchen är en kapacitivt styrd oscillator. Den ändrar frekvens vid en touch med fingret. f = f 0 f