Tentamen i Digitalteknik, EITF65

Relevanta dokument
Tentamen i Digitalteknik, EIT020

Tentamen i Digitalteknik, EIT020

Tentamen. TSEA22 Digitalteknik 5 juni, 2015, kl

Lösningsförslag till tentamen i Digitalteknik, TSEA22

Tentamen i Digitalteknik TSEA22

Tentamen i Digitalteknik, EIT020

Digitalteknik 7.5 hp distans: 5.1 Generella sekvenskretsar 5.1.1

Tentamen i Digitalteknik, TSEA22

Tentamen i EDA320 Digitalteknik för D2

Institutionen för systemteknik, ISY, LiTH. Tentamen i. Tid: kl

Diskreta Linjära System och Skiftregister

IE1204/IE1205 Digital Design

Tenta i Digitalteknik

Sekvensnät i VHDL del 2

SEKVENSKRETSAR. Innehåll

Tentamen i IE1204/5 Digital Design måndagen den 15/

Tenta i Digitalteknik

Digital- och datorteknik

F5 Introduktion till digitalteknik

Digitala system EDI610 Elektro- och informationsteknik

Tentamen i Digital Design

Tentamensskrivning 11 januari 2016

D2 och E3. EDA321 Digitalteknik-syntes. Fredag den 13 januari 2012, fm i M-salarna

Försättsblad till skriftlig tentamen vid Linköpings Universitet

DIGITALTEKNIK I. Laboration DE2. Sekvensnät och sekvenskretsar

Tentamen med lösningar för IE1204/5 Digital Design Torsdag 15/

Tentamen i Digitala system - EITA15 15hp varav denna tentamen 4,5hp

Försättsblad till skriftlig tentamen vid Linköpings universitet

Tentamen med lösningar i IE1204/5 Digital Design Måndag 27/

Laboration i digitalteknik Introduktion till digitalteknik

Tenta i Digitalteknik

Repetition TSIU05 Digitalteknik Di/EL. Michael Josefsson

IE1205 Digital Design: F10: Synkrona tillståndsautomater del 2

Tenta i Digitalteknik

IE1205 Digital Design: F9: Synkrona tillståndsautomater

Ett minneselements egenskaper. F10: Minneselement. Latch. SR-latch. Innehåll:

SMD033 Digitalteknik. Digitalteknik F1 bild 1

TSIU05 Digitalteknik. LAB1 Kombinatorik LAB2 Sekvensnät LAB3 System

Grundläggande Datorteknik Digital- och datorteknik

F5 Introduktion till digitalteknik

Tentamen i IE1204/5 Digital Design onsdagen den 5/

Digitalteknik TSIU05 Laborationer

Tentamen i IE1204/5 Digital Design onsdagen den 5/

Laborationshandledning

Tentamen i Digitalteknik 5p

Läs igenom hela laboration 5 innan du börjar beskriva instruktionsavkodaren i VHDL!

Laboration D181. ELEKTRONIK Digitalteknik. Kombinatoriska kretsar, HCMOS v 2.1

Sekvensnät Som Du kommer ihåg

Tentamen i Grundläggande ellära och digitalteknik ETA 013 för D

Introduktion till digitalteknik

Tenta i Digitalteknik

Laborationshandledning

Tenta i Digitalteknik

Repetition och sammanfattning av syntes och analys av sekvensnät

LEJON LABORATION3. Laborationens syfte

Exempel på LAX-uppgifter

Digital elektronik CL0090

Digitalteknik F12. Några speciella automater: register räknare Synkronisering av insignaler. Digitalteknik F12 bild 1

Sekvensnät vippor, register och bussar

Minnet. Minne. Minns Man Minnet? Aktivera Kursens mål: LV3 Fo7. RAM-minnen: ROM PROM FLASH RWM. Primärminnen Sekundärminne Blockminne. Ext 15.

Lösningförslag till Exempel på tentamensfrågor Digitalteknik I.

Digital- och datorteknik

Tentamen EDAA05 Datorer i system

Tentamen. EDA432 Digital- och datorteknik, It DIT790 Digital- och datorteknik, GU. Onsdag 12 Januari 2011, kl

Tentamen i Digitala system - EDI610 15hp varav denna tentamen 4,5hp

Tentamen i IE Digital Design Fredag 21/

Omtentamen med lösningar i IE1204/5 Digital Design Fredag 10/

IE1204 Digital Design

Tenta i Digitalteknik

LABORATIONER I DIGITALTEKNIK. för kurserna. TSEA22, lab 1-4 TSEA51, lab 1-3 TDDC75, lab 1,2

Omtentamen IE Digital Design Måndag 14/

Tentamen i IE1204/5 Digital Design Torsdag 29/

Högskolan i Halmstad Digital- och Mikrodatorteknik 7.5p. Lista på registeruppsättningen i PIC16F877A Datablad TTL-kretsar 74-serien

TSEA22 Digitalteknik 2019!

Tentamen i Grundläggande ellära och digitalteknik ETA 013 för D

Digital Design IE1204

Asynkrona sekvensmaskiner

Laboration D159. Sekvensnät beskrivna med VHDL och realiserade med PLD. Namn: Datum: Epostadr: Kurs:

Tentamen IE Digital Design Fredag 15/

Digitalteknik F9. Automater Minneselement. Digitalteknik F9 bild 1

Exempel på tentamensfrågor Digitalteknik

Tentamen IE1204 Digital Design Måndag 15/

TSEA22 Digitalteknik 2019!

LABORATIONSINSTRUKTION

Laboration D184. ELEKTRONIK Digitalteknik. Sekvensnät beskrivna med VHDL och realiserade med PLD

Tentamen IE Digital Design Måndag 23/

Tentamen i TTIT07 Diskreta Strukturer

Hjälpmedel: Appendix A. VHDL-syntax. (bifogas detta prov) Appendix B.2. IEEE-package (bifogas detta prov)

EDA451 - Digital och Datorteknik 2010/2011. EDA Digital och Datorteknik 2010/2011

Tentamen med lösningar i IE Digital Design Fredag 21/

L15 Introduktion modern digital design

KALKYLATOR LABORATION4. Laborationens syfte

Grundläggande digitalteknik

Tentamen i Grundläggande ellära och digitalteknik ETA 013 för D

Tentamen i Elektronik - ETIA01

Chalmers ekniska Högskola Institutionen för Data- och Informationsteknik. EDA 321 Digitalteknik syntes Laboration 2 - VHDL

Digital- och datorteknik

DIGITALTEKNIK. Laboration D161. Kombinatoriska kretsar och nät

Tentamen i Digitala system - EITA15 15hp varav denna tentamen 4,5hp

Programmerbar logik och VHDL. Föreläsning 4

Transkript:

Elektro- och informationsteknik Tentamen i Digitalteknik, EITF65 3 januari 2018, kl. 14-19 Skriv anonymkod och identifierare, eller personnummer, på alla papper. Börja en ny uppgift på ett nytt papper. Använd bara en sida av pappret. Lösningarna skall tydligt visa tillvägagångssättet. Minimering av funktioner, var och en för sig, ses som en naturlig del av lösningen. Minimalt antal tillstånd i tillståndsgrafer förväntas. Metoder för bra tillståndskodning behöver ej användas om det inte efterfrågas i uppgiften. Om det efterfrågas skall kopplingar för realiseringar ritas. Hjälpmedel: kursboken, föreläsningsbilder och föreläsningsanteckningar (allt under fliken "föreläsningar"), samt enkel miniräknare. Lycka till!

Uppgift 1 Betrakta följande funktion i fem variabler, som ska realiseras i disjunktiv form f 1 (1) = {0, 2, 10, 13, 15, 16, 18, 19, 20, 21, 24, 26, 28}, f 1 ( ) = {5, 7, 8, 9, 11, 22, 23}. (a) (b) Ange samtliga primimplikatorer samt vilka av dem som är väsentliga. Realisera funktionen i minimal form. Ange dess booleska uttryck. (4+6=10p) Uppgift 2 Du ansvarar för konstruktion av ett digitalt system som skall detektera ett visst insignalbeteende. Insignalen vid varje tidpunkt t består av två binära värden x 0 (t), x 1 (t). När ekvationen x 0 (t) + x 0 (t 1) + x 0 (t 2) = 2x 1 (t) (ekvation över heltalen) är sann så ska utsignalen y(t) = 1 vara ett, annars skall den vara noll. Systemet startas vid t = 0 och för t < 0 så gäller x 0 (t) = x 1 (t) = 0. Exempelvis så ger insignalen utsignal 11, 01, 11, 10, 11, 01, 11, 01, 00, 00, 01,... 0, 0, 1, 0, 0, 1, 1, 0, 0, 1, 0.... Insignalen är då given som x 0 (t), x 1 (t) för t = 0, 1, 2,.... Eftersom början av sekvensen 11, 01, 11 ger x 0 (0) = 1, x 0 (1) = 0, x 0 (2) = 1 och x 1 (2) = 1 så gäller x 0 (2) + x 0 (1) + x 0 (0) = 1 + 0 + 1 = 2 = 2x 1 (2) och då blir y = 1 vid tidsenhet 2, etc. (a) (b) Ta fram en tillståndsgraf för problemet. Minimera grafen. Realisera ett sekvensnät med minimalt antal D-vippor som implementerar den givna detektorn. Ange funktioner i minimal form. Rita sekvensnätet! (5+5=10p) 2

Uppgift 3 I denna uppgift ska en stack realiseras, som en modul av ett större system. Stacken som ska implementeras ska i varje cell kunna lagra ett värde som är 6 bitar långt. Dessutom ska stacken klara av att lagra upp till 8 värden. I Figur 3.1 ses stacken med dess in- och utsignaler. Observera antalet bitar för de olika signalerna. Stackens tillstånd ska ändras vid klocksignalens clk stigande flank. Utsignal ToS (Top-of-Stack) ges av stackens översta cell. Signalen n_rst är en synkron aktiv låg resetsignal som nollställer stackens celler. Signal StackOp ska styra stacken enligt tabellen nedan Figur 3.1: Symbol av stacken som ska implementeras. Anslutningarna D och ToS är 6 bitar breda och StackOp 2 bitar bred. StackOp Funktion PUSH Värdet av D sparas överst på stacken. tidigare sparade värdet trycks ned ett steg POP Stackens innehåll flyttas upp ett steg. och den understa cellen får värdet 0. HOLD Stackens innehåll oförändrat Nedan ges ett exempel på hur stacken ska bete sig vid de olika operationerna. PUSH D = 20 Före: Efter: ToS 2 ToS 20 0 2 POP Före: Efter: ToS 1 ToS 2 2 3 3 4 4 5 5 6 6 7 7 8 8 0 HOLD Före: Efter: ToS 1 ToS 1 2 2 3 3 4 4 5 5 6 6 7 7 8 8 För att implementera stacken ska skiftregister SR4 användas som en del av konstruktionen. Anslut lämpligt antal kretsar för att realisera stacken enligt beskrivningen ovan. Rita nätet samt sätt ut signalerna från Figur 3.1. Specifikation för SR4 finns sist på tentan. (10p) 3

Uppgift 4 Funktionen f = f(x 1, x 2, x 3 ) används i en krets med fyra D-element, insignal x och utsignal u, som ser ut på följande vis: x(d) x 2 f x 1 u(d) x 3 (a) För vilka av de booelska uttrycken f 1 = x 1 x 2 x 1x 2 ; f 2 = x 2 (x 1 x 3 ); f 3 = x 2 x 3 ; f 4 = x 1 (x 2 x 1 x 2 x 3) är f = f i en linjär funktion? (b) Låt f vara en linjär funktion från a). Bestäm om kretsen är minimal. Bevisa att den är minimal, eller, om så inte är fallet, ta fram en ekvivalent men minimal krets. (c) Bestäm systemfunktionen G(D) för den minimala kretsen. Uppgift 5 (2+4+4=10p) Att kunna räkna på vanligt vis med mängder som innehåller ett ändligt antal element är viktigt i många digitala system. Låt oss betrakta ringen Z 1021, med addition och multiplikation modulo 1021. Vi noterar också att 1021 är ett primtal. För att representera ett element u i Z 1021 använder vi en vektor med 10 bitar u = (u 9, u 8,..., u 0 ). (a) Konstruera en kombinatorisk krets som kan utföra addition av två element x och y från Z 1021 och generera resultatet u som också är ett element från Z 1021. Insignalen skall vara två 10-bitars vektorer och utsignalen ska vara en 10-bitar vektor. Konstruktionen kan med fördel innehålla minst ett iterativt kombinatoriskt nät, dvs en kaskadkoppling av ett antal mindre block som är sammankopplade. Rita en tydlig bild över nätet och eventuella komponenter! (b) Hitta alla lösningar till ekvationen 5x 2 11x 1 = 1020 definierad över Z 1021. (Enbart prövning ger inga poäng) (7+3=10p) God Fortsättning på 2018! 4

SR4 4-bitars skiftregister INPUTS OUTPUTS CLR MODE SERIAL CLK S1 S0 SL SER SR SER QA QB QC QD L X X X X L L L L H L H X H H QAn QBn QCn H L H X L L QAn QBn QCn H H L H X QBn QCn QDn H H H L L X QBn QCn QDn L H L L X X X QA0 QB0 QC0 QD0 5