Design of OP-amplifiers and a voltage reference network for a PSA-ADC in a 0.25 um CMOS process. Martin Anderson

Transkript

1 Design of OP-amplifiers and a voltage reference network for a PSA-ADC in a 025 um CMOS process Martin Anderson LiTH-ISY-EX Mars, 2002

2

3 Avdelning, Institution Division, Department Datum Date Institutionen för Systemteknik LINKÖPING Språk Language Rapporttyp Report category ISBN X Svenska/Swedish Engelska/English Licentiatavhandling X Examensarbete ISRN LITH-ISY-EX C-uppsats D-uppsats Övrig rapport Serietitel och serienummer Title of series, numbering ISSN URL för elektronisk version Titel Title Konstruktion av förstärkare och insamplingssteg till en PSAADC i 025 um CMOS Design of OP-amplifiers and a voltage reference network for a PSAADC in 025 um CMOS Författare Author Martin Anderson Sammanfattning Målet och syftet med arbetet som beskrivs i denna rapporten har varit att konstruera och implementera en referensspänningsgenereringskrets till en 12-bitars A/D-omvandlare av typen parallell successiv approximation, PSA-ADC Ett chip där denna krets finns implementerad har sänts för tillverkning På grund av den långa ledtiden vid chiptillverkning har inga mätresultat från det färdiga chipet hunnit bli klara De huvudsakliga kraven på referensspänningarna är att de ska vara stabila och att matningsspänningsvariationer och brus hålls på en låg nivå Försök har även gjorts att hålla effektförbrukningen så låg som möjligt Abstract The aim and goal of this work has been to design and implement a voltage reference network for a 12-bit PSAADC, Parallell Successive Analog to Digital Converter A chip containing the design has been sent away for fabrication Because of the long processing time, no measurement data are presented The main specifications for the voltage reference generator is to generate stable reference voltages with low noise and a good PSRR Efforts has also been made to minimize the power consumption Nyckelord Keyword ADC, SAADC, PSAADC, OP, miller-op, OTA, voltage references, tvåstegsförstärkare

4 Design of OP-amplifiers and a voltage reference network for a PSA-ADC in a 025 um CMOS process Examensarbete utfört i Elektroteknik vid Linköpings Teknisk Högskolan av Martin Anderson LiTH-ISY-EX Handledare: PhD Jan-Erik Eklund, Ericsson Microelectronics AB Examinator: Prof Christer Svensson, Linköpings Universitet Linköping den 7 Mars 2002

5

6 Sammanfattning Målet och syftet med arbetet som beskrivs i denna rapporten har varit att konstruera och implementera en referensspänningsgenereringskrets till en 12-bitars A/D-omvandlare av typen parallell successiv approximation, PSA-ADC Ett chip där denna krets finns implementerad har sänts för tillverkning På grund av den långa ledtiden vid chiptillverkning har inga mätresultat från det färdiga chipet hunnit bli klara De huvudsakliga kraven på referensspänningarna är att de ska vara stabila och att matningsspänningsvariationer och brus hålls på en låg nivå Försök har även gjorts att hålla effektförbrukningen så låg som möjligt Som en del av detta arbete har tre OP-förstärkare av typen två-stegs OTA, med ett lågimpedivt utgångssteg, konstruerats OP-förstärkarna används för att driva referensspänningar i resistansstegen till rätt potentialer, och för att skydda dem från störningar bla från matningsspänningar För att bygga upp en kunskap om hur olika komponenter och parasitiska kapacitanser påverkar snabbheten och brusnivåerna i referensspänningsgenereringskretsen gjordes olika beräkningar och simuleringar En del av detta arbete beskrivs i kapitel 2 och 3 I kapitel 2 ges också en beskrivning av referensspänningsgenereringskretsens fysiska uppbyggnad och huvudsakliga funktion I kapitel 4 beskrivs den valda OP-förstärkararkitekturens huvudsakliga funktion och några överväganden som gjorts under konstruktionen vad gäller DC-punkter, förstärkning, bandbredd och fasmarginaler, samt PSRR Implementeringen och de tester och verifieringar som gjorts beskrivs i kapitel 5 och 6 Resultaten av simuleringarna visar att systemet är tillräckligt snabbt och att bruset är acceptabelt vid rumstemperatur och med typiska processparametrar I vissa processhörn ser det ut som om det skulle bli problem med att hålla referensspänningarna tillräckligt stabila Dessa effekter har inte undersökts nogrannare på grund av att det skulle gå utanför tidsramarna för examensarbetet Även PSRR blev sämre än specificerat Abstract The goal and aim of this work has been to design and implement a voltage reference network for a 12-bit PSA-ADC, Parallell Successive Analog to Digital Converter A chip containing the design has been sent away for fabrication Because of the long processing time, no measurement data are presented The main specifications for the voltage reference generator is to genereate stable reference voltages with low noise and a good PSRR Efforts has also been made to minimize the power consumption

7

8 Förord Jag skulle vilja tacka min handledare på Ericsson Microelectronics, PhD Jan-Erik Eklund, som har guidat mig igenom arbetet och givit mig värdefulla kunskaper om IC-konstruktion och A/D-omvandling Ett speciellt tack till Joakim Alvbrant och Henrik Fredriksson för all hjälp med frågor rörande analog konstruktion och designverktyget Cadence Tack också till PhD Gunnar Björklund och MERC för förtroendet och möjligheten att genomföra detta examensarbetet och till Prof Christer Svensson som varit examinator Slutligen vill jag också rikta ett tack till alla kamrater på Ericsson Microelectronics, mina föräldrar, min syster och alla studiekamrater, utan vilka denna tid inte blivit lika minnesvärd

9

10 1 Inledning 1 11 Bakgrund 1 12 Designmål 1 13 Arbetssätt Instudering Design och implementering 2 2 Introduktion till A/D-omvandling 3 21 En ideal A/D-omvandlare Kvantiseringsfel och SNR 4 22 A/D-omvandling av typen succesiv approximation Binär sökning Parallellism 7 23 Den implementerade A/D-omvandlaren Binär sökning med differentiella signaler Partitionerad binär sökning 10 3 Insamplingskretsen Transmissionsgrindarna Kapacitansnätet Resistansstegar RC-modell av insamplingssteget Val av komponentvärden utgående ifrån givna prestandakrav Simuleringsresultat 18 4 Konstruktion av drivsteget Systemöversikt Beskrivning av prestandakraven Val av förstärkartyp Ingående transistorkopplingar Den diodkopplade transistorn Strömspeglar Differentialförstärkarsteget GS-steget Utgångssteg Millerförstärkaren Huvudsaklig funktion Bandbredd, kompensering och stabilitet Biasering PSRR 38 5 Implementering Fysikaliska överväganden på layoutnivå Latchup Överhörning Antennfel Delsystemens implementering Resistansstegarna Kompenseringskapacitanserna En SAADC-cell 44 6 Test och verifiering Delsystem CM Transientanalys Frekvenskaraktäristik 47

11 613 PSRR Brus Temperatur- och process- variationer Delsystem F Transientanalys Frekvenskaraktäristik PSRR Brus Temperatur- och process- variationer Delsystem EXT Frekvenskaraktäristik PSRR Brus Temperatur- och process- variationer Systemnivåtester Transientanalys PSRR Brus Effektförbrukning Temperatur- och process- variationer Sammanfattning av test och verifiering 63 7 Resultat och slutsatser Jämförelse med specifikationen Förbättringsförslag och förslag till vidare arbete 66 8 Referenser67 9 Beteckningar och definitioner Använda beteckningar Definitioner och prestandamått 70

12 Bakgrund 1 Inledning Största delen av dagens informationsbearbetning sker i digitala system bla som en följd av den lägre effektförbrukningen och den större komplexiteten som kan uppnås jämfört med i analoga system Många systems omvärld är dock av analog natur och informationsöverföring över längre sträckor sker analogt I gränssnittet mellan analoga och digitala kretsar behövs en A/D-omvandlare som omvandlar analoga signaler till digitala I takt med att de digitala systemen blir snabbare och mindre med större ordlängder ställs även krav på A/D-omvandlingen i form av högre omvandlingshastigheter, hög upplösning och låg effektförbrukning Examensarbetet har utförts på Ericsson Microelectronics nystartade designcenter i Linköping i samarbete med Microelectronics Research Center (MERC) Målet med arbetet var att designa och implementera kretsen för generering av referensspänningar med tillhörande drivning samt att designa och implementera delar av insamplingssteget till en A/D-omvandlare av typen parallell successiv approximation, PSA-ADC 11 Bakgrund Det finns ett antal olika sätt att utföra A/D-omvandling Den omvandlare som konstrueras och implementeras i forskningsprojektet är alltså av typen parallell successiv approximation med en upplösning på 12 bitar och samplingsfrekvens 35 MHz En betaversion av en SAADC-cell finns designad i en 025 µm CMOS-process För att ytterligare förbättra kretsens prestanda och funktionalitet görs en översyn och ny konstruktion av bla de analoga delarna i form av referensgenerator, insamplingssteg och komparator Då man i andra liknande projekt uppnått en bättre noggrannhet i A/D-omvandlingen när någon form av aktiv drivning av resistorstegen använts på chipet, vill man nu prova det även för denna krets 12 Designmål Nedan följer en översiktlig sammanställning av de krav som ställs på genereringen av de analoga referensspänningarna För en noggrannare förklaring av prestandakraven hänvisas till senare delar av rapporten Matningsspänningen är 25 V och referensgeneratorn ska generera spänningar i området 05 till 2 V En upplösning på 12 bitar ger 4096 kvantiseringssteg, så en V LSB blir 1,5 / 2 12 = 366 µv Två resistansstegar ska användas De ska ha 16 respektive 32 spänningsnivåer som släpps fram via transmissionsgrindar i insamplingssteget Effektförbrukningen i resistansstegen bör hållas så låg som möjligt, under uppfyllande av snabbhetskraven Klockfrekvensen i kretsen är 35 MHz, vilket ger en periodtid på ca 29 ns Halva den tiden används till nollställning av, och halva för komparering i komparatorn Under tiden som komparatorn nollställs måste ett nytt digitalt ord omvandlas till en analog referensspänning i referensgenereringskretsen Målet är att generera ett nytt analogt referensvärde på 14 ns Drivkretsen till resistansstegen ska ge en utsignal på 2 V och insvängningsfelet får vara maximalt LSB / 4 = 92 µv Drivkretsen måste ha PSRR CL bättre än -60 db 1

13 Inledning Bruset vid ingången på komparatorn bör helst vara lägre än LSB / 4 Mycket viktigt är att hela systemet blir stabilt, så att referensspänningarna blir exakta Därför ska drivkretsen ha en stor fasmarginal, ϕ m = 75 grader Effektförbrukningen och kiselytan ska minimeras under uppfyllande av de andra kraven Om allt inte kan uppfyllas är det viktigaste är att referensspänningarna genereras snabbt och är stabila när komparatorn börjar evaluera 13 Arbetssätt 131 Instudering Instuderingen har i huvudsak bestått i att förstå hur A/D-omvandlaren fungerar, i synnerhet de subkretsar som referensspänningsgenereringen består av, däribland olika förstärkartyper och analoga CMOS-kopplingar Även en fördjupning i konsten att handha designverktyget Cadence har varit nödvändig och mycket nyttig Studierna har till stor del att skett parallellt med konstruktionsarbetet, och många nyttiga erfarenheter har gjorts under arbetets gång Speciellt en rad aspekter som har med designflödet från koncept till implementering att göra, var nya för mig 132 Design och implementering Designverktyget som har använts är Cadence schema-editor Schematics och layoutprogrammet Virtuoso MATLAB har använts vid modellering av förstärkarens överföringsfunktion Analytiska samband är som bekant bra för att teoretiskt bilda sig en uppfattning om hur de olika ingående komponenternas design påverkar prestanda Simuleringar av subkretsar för sig och tillsammans har dock naturligtvis varit nödvändiga för att verifiera kretsarnas funktion och prestanda (tex snabbhet och brusnivåer) och för att bestämma designvariablerna i den slutgiltiga designen 2

14 En ideal A/D-omvandlare 2 Introduktion till A/D-omvandling Detta kapitel förklarar den implementerade metoden för A/D-omvandling, successiv approximation, samt diskuterar dess fördelar och nackdelar Syftet med kapitlet är också att förklara en del begrepp som kan dyka upp senare i rapporten Kapitlet kan ses som en introduktion till A/D-omvandling och kan troligen hoppas över av den som känner sig hemma på området 21 En ideal A/D-omvandlare En A/D-omvandlare (ADC - Analog to digital converter) är ett system som omvandlar analoga signaler till digitala En digital signal har bara ett ändligt antal nivåer (värden) medan en analog dito kan anta ett oändligt antal värden En ideal ADC konverterar den analoga signalen till den närmaste digitala nivån Antalet bitar som används för att representera signalnivån med binär kod kallas för A/D-omvandlarens upplösning Skillnaden mellan noggrannheten och upplösningen i omvandlingen i en icke ideal ADC är det antal minst signifikanta bitar som av olika anledningar blir felaktiga Ett blockschema för en ideal ADC kan se ut som i figur 21 [2] V in ADC B out V ref Figur 21 Ideal ADC V in och V ref representerar en analog insignal respektive referenssignal Enligt definitionen av en ideal A/D-omvandlare relateras dessa signaler till varandra enligt: V in = V ref ( b b b N 2 N ) + V Q (21) där 0 < V Q < 1 LSB Här representerar b i bitarna i det binära ordet Den huvudsakliga uppgiften för A/D-omvandlaren är att finna de N st koefficienterna b i eller någon form av binär kod som kan omräknas till dessa koefficienter V Q är kvantiseringsfelet som alltid uppkommer eftersom det binära ordet endast har ett ändligt antal nivåer Av samma anledning kommer det finnas ett område av insignaler som ger samma utsignal Överföringsfunktionens utseende för en tvåbitars A/Domvandlare visas i figur 22 nedan 3

15 Introduktion till A/D-omvandling B out V LSB V ref 1 = -- = 1LSB V in V ref 0 1/4 1/2 3/4 4/4 V V ref V V ref Figur 22 Överföringsfunktion för en 2-bitars ADC 211 Kvantiseringsfel och SNR Som man kan se i figur 22 förekommer kvantiseringsfel även i ideala A/D-omvandlare Det definieras som den avvikelse man får mellan den verkliga insignalen och utsignalens analoga motsvarighet V in ADC B DAC V B V Q Figur 23 Illustration av kvantiseringsfelet i en ADC Genom att som i figur 23 sätta en D/A-omvandlare på utgången och bilda skillnaden mellan V in och V B i figuren får man kvantiseringsfelet som V Q = V B V in (22) V B kan alltså modelleras som insignalen plus en additativ kvantiseringsbrus-signal Modellen är exakt (inga antaganden har gjorts) och blir approximativ först när man gör antaganden om vilka statistiska egenskaper V Q har [2] 4

16 A/D-omvandling av typen succesiv approximation Man kan visa att rms-värdet för kvantiseringsbruseffekten är lika med V LSB / 12 när kvantiseringsbrus-signalen är likformigt fördelad över intervallet 0 < V Q <V LSB µ är väntevärdet och lika med LSB / 2 ( ) ( x µ ) 2 1 = ( f Q ( x) ) dx = ( x µ ) 2 dx = V Qrms V LSB Signal-brusförhållandet beror naturligtvis av vilken insignal man använder Det teoretiskt bästa signal-brus-förhållandet som pga kvantiseringsbruset kan uppnås med en sinussignal som insignal är [2] V LSB 0 V LSB (23) V sin( rms) SNR 20 log V REF = = 20 log = 602 N + 176dB V Qrms ( ) V LSB (24) Observera att detta bygger på att insignalen har maximal amplitud (V ref / 2) En lägre amplitud ger förstås ett lägre SNR Som hjälp för att lösa sista steget ovan kan det vara bra att komma ihåg att V LSB = V ref / 2 N Det är dock ofta svårt att öka precisionen, och man konstruerar därför så bra det går under de givna förutsättningarna I en icke ideal A/D-omvandlare kan även fel uppkomma till följd av att tex komparatorn evaluerar fel eller att något sampel saknas Förutom kvantiseringsfelet kan alla dessa fel motverkas på olika sätt, tex genom signalbehandling och olika typer av felrättande algoritmer [1] [6] 22 A/D-omvandling av typen succesiv approximation A/D-omvandlare av typen succesiv approximation (SAADC - Successive approximation analog to digital converter) är en av de populäraste ADC-arkitekturerna Den har medellång omvandlingstid som är proportionell mot upplösningen Tack vare sin relativt låga komplexitet kan effektförbrukningen hållas låg En jämförelse mellan olika ADC-arkitekturer ges i [2] och återges nedan för överskådlighetens skull Hastighet låg till medium medium hög Nogrannhet hög medium låg till medium Arkitekturer Integrating Successive approximation Flash Oversampling Algorithmic Two-step Interpolating Folding Pipelined Time-interleaved Tabell 21 Jämförelse av olika ADC-arkitekturers snabbhet och noggrannhet 5

17 Introduktion till A/D-omvandling I en SAADC görs A/D-omvandlingen genom algoritmen binär sökning För att bättre förstå hur en SAADC fungerar kan det vara bra att veta hur denna algoritm arbetar 221 Binär sökning Binär sökning är enklast att illustrera med ett exempel Exempel 31 Du ska gissa ett tal mellan 1 och 24 och får bara ställa frågor som kan besvaras med ja eller nej Den första frågan blir då troligen "Är talet större än 12?" Om svaret är ja blir så nästa fråga om talet är större än 18 Om svaret på första frågan istället var nej blir fråga två istället om talet är större än 6 Så fortgår algoritmen tills antalet bitar, upplösningen, i A/D-omvandlaren är förbrukad och det sökta talet är "inringat" med största möjliga precision Strukturen för en A/D-omvandlare av typen succesiv approximation visas i figur 24 SAADC cell Referensswitchar Spänningsreferenser + S/H - Komparator Logik för binär sökning Utsignalregister V A Bout Figur 24 En SAADC När sample-and-hold-kretsen, S/H, samplat in den analoga insignalen, V A, jämförs den i komparatorn med den mellersta av de 2 N spänningsreferenserna från referensspänningsgeneratorn i en N-bitars SAADC Om den analoga insignalen är mindre än referensspänningen kommer den mest signifikanta biten (MSB) i det digitala ordet bli noll, i annat fall ett Den delen av intervallet som insignalen inte tillhörde utesluts ur sökningen och nästa jämförelse sker med den mellersta nivån i det nya intervallet Denna procedur upprepas för varje bit i en N-bitars SAADC Resultatet sparas vanligen i någon form av register som formar utsignalen när hela sökningsalgoritmen är klar Om en SAADC omvandlar en bit per klockperiod kommer omvandlingstiden att vara lika med klocksignalens periodtid multiplicerat med omvandlarens upplösning Samplingsfrekvensen f S, den frekvens med vilken insignalen samplas, blir således klockfrekvensen dividerat med antalet bitar i en SAADC Detta medför att en SAADC med hög upplösning (många bitar) får en låg samplingsfrekvens För att råda bot på detta kan man använda flera SAADC-celler parallellt, vilket beskrivs nedan 6

18 Den implementerade A/D-omvandlaren 222 Parallellism En känd teknik för att öka hastigheten i ett system är att öka parallellismen, dvs dela upp arbetsuppgifter i tidsdomänen, ibland även kallat tidsinterfoliering (time-interleaving), se figur 36 Denna teknik kan även användas i A/D-omvandlare av typen SAADC och kallas då PSAADC - Parallell successive approximation analog to digital converter Om antalet parallella SAADC-celler är lika med antalet bitar i utsignalen från PSAADC n och det tar en klockcykel för en SAADC-cell att omvandla en bit, kommer samplingsfrekvensen att bli samma som klockfrekvensen i cellerna Samplingsfrekvensen i varje cell är samma för alla cellerna och blir klockfrekvensen dividerat med antalet bitar, vilket beskrivits tidigare De olika cellerna samplar insignalen med en klockcykels förskjutning mellan varandra så att två celler aldrig samplar insignalen samtidigt V A S/H SAADC-omvandling SAADC-cell 0 S/H SAADC-omvandling SAADC-cell 1 S/H SAADC-omvandling SAADC-cell 16 t 0 t 1 t 15 t 16 t 31 Figur 25 Illustration av parallellism i en PSAADC Ökningen av samplingsfrekvensen i en PSAADC jämfört med i en SAADC-cell blir ungefär proportionell mot antalet parallella SAADC-celler (I den implementerade A/D-omvandlaren behövs 16 klockcykler till 13 bitar, så lite tid går bort) Ungefär detsamma gäller för effektförbrukningen och systemarean 23 Den implementerade A/D-omvandlaren Den A/D-omvandlare som implementerats i projektet är en 12-bitars PSAADC med 17 parallella SAADC-celler Av dessa 17 celler används bara 16 samtidigt, en vilar varje klockcykel Detta ger möjligheten att välja vilken av ADC-cellerna som ska användas vid varje ny sampling av insignalen Valet av cell görs slumpmässigt Det gör att systematiska fel i och mellan de olika SAADC-cellerna omvandlas till brus, eftersom vilken utsignalsnivå som helst kan ha genererats av vilken SAADC-cell som helst Om inte cellerna hade valts på ett slumpmässigt sätt, utan tex i ordningsföljd, skulle var 17:e sampel komma från samma cell och orsaka ett systematiskt fel Sampelfrekvensen för de olika SAADC-cellerna är 2,2 MHz och för hela PSAADC n 16 2,2 MHz vilket blir 35 MHz 231 Binär sökning med differentiella signaler Insamplingen av insignalen sker differentiellt vilket också kräver att referensspänningarna genereras differentiellt Den egentliga referenssignalen är således skillnaden mellan två potentialer i resistansstegen, V REF =V R+ -V R-, där både V R+ och V R- i intervall CM är spänningar mellan 05V och 2V Signalamplituden för den egentliga informationsbärande signalen V REF blir således 3V (topp till topp) Detta beskrivs närmre i figur 27 Nedan beskrivs hur insamplingen och konverteringen av de 4 MSB går till En del komponenter har utelämnats för att 7

19 göra figuren tydligare Introduktion till A/D-omvandling Resistansstege CM s 5 Referensswitchar s 6 V REFC + + V REF - V REFC - + -VIN s 3 s 4 D + D - C C C C V T s 1 s 2 B + B - C P C P + - Komparator V T Figur 26 System för konvertering av de fyra mest signifikanta bitarna genom differentiell binär sökning Se figur 26 En resistansstege används för att generera potentialer till två kapacitanser, som i sin tur är kopplade till komparatorns ingångar Den analoga, differentiella insignalen V IN = V IN+ -V IN-, kopplas in till nod D + och D - via switcharna s 3 och s 4 Switcharna s 1 och s 2 används för att ge nod B + och B - rätt potential (V T = 07 V, som ger komparatorn en bra arbetspunkt) vid insamplingen I nod B + respektive B - finns en parasitisk kapacitans C P, som bla är ingångskapacitansen på komparatorn Denna modelleras här som en kapacitans till jord I själva verket är det svårt att få dessa exakt lika stora, varvid en offset kommer uppstå mellan komparatorns ingångar Denna offset har försummats i resonemanget nedan Vid insamplingen av insignalen är switcharna s 1,s 2,s 3 och s 4 slutna Laddningen i nod B blir då: Q B + = C P V T + C C ( V T V IN + ) Q B = C P V T + C C ( V T V IN ) (25) (26) När sedan algoritmen för binär sökning ska konvertera första biten, öppnas switcharna s 1,s 2, s 3 och s 4 medan s 5 och s 6 sluts Eftersom det då inte finns någon väg för DC-ström bort från nod B kommer laddningen där att bevaras Genom öppnandet av s 5 och s 6 samplas en referensspänningsnivå från resistansstegen Det nya uttrycket för laddningen i nod B + respektive B - blir då Q B + = C P V B + + C C ( V B + V R + ) Q B = C P V B + C C ( V B V R ) (27) (28) Om man kombinerar resultaten från ekvationerna (25) och (27) respektive (26) och (28) och förkortar får man följande uttryck för potentialen i nod B: 8

20 Den implementerade A/D-omvandlaren V V T ( C C + C P ) + C C ( V R + V IN + ) B + = C C C P V V T ( C C + C P ) + C C ( V R V IN ) B = C C C P (29) (210) Eftersom V REF =V R+ -V R- och V IN =V IN+ -V IN- kan man genom att jämföra ekvationerna (29) och (210) se att V B+ >V B- när V REF >V IN och tvärt om, när spänningarna definieras som i figur 26 Hur hänger då de fysiska potentialerna ihop med de informationsbärande signalerna? Se figur 27, den differentiella signalen V IN skapas från en single-ended-signal, V IN_SE genom att subtrahera respektive addera halva signalnivån till en DC-nivå (V CM = common mode -nivå) enligt (211) och (212) Noteras bör också att precisionskravet V LSB /4 som anges i samband med transientanalyser och brussimuleringar gäller oavsett om man betraktar referensnivåerna differentiellt eller single ended Skillnaden är att signalens amplitud P-P är dubbelt så stor för den differentiella signalen och därför blir även en V LSB dubbelt så stor eftersom antalet kvantiseringssteg är konstant (4096 nivåer) V V IN + = V IN_SE CM (211) V V IN- = V IN_SE CM (212) Referensnivåerna förändras naturligtvis också på sammas sätt Se figur 27, den nivå som testas för konvertering av bit 1, V 1000 motsvaras tex av att V R+ =V R- =V I, Den andra nivån (om bit 1 =1), V 1100 motsvaras av att V R+ =V M och V R- =V E V 0011 (om bit 1 = 0) blir enligt samma princip V R+ = V E och V R- = V M Låt nu insignalen vara en sinussignal som den i figur 27 Om vi samplar insignalen vid tiden t = 0875 s kommer insignalen V IN_SE ligga mellan V 0011 och V 0010 och den differentiella binära sökningen går till på följande sätt: Insignalen samplas in Q B+ och Q B- blir enligt ekvation (25) och (26) Därefter ska den första biten konverteras V IN_SE jämförs med referensnivån V 1000 genom att V R+ =V R- =V I Eftersom V IN_SE <V 1000 kommer V B+ <V B- enligt ekvationerna (29) och (210), vilket talar om för den digitala logiken som sköter algoritmen att insignalen låg under referensnivån Den första biten blir alltså 0 Nästa steg blir att sänka referensnivån till V 0100 Referensswitcharna öppnas så att V R+ = V E och V R- = V M Även nu kommer V B+ < V B- Den andra biten blir alltså också 0 Den tredje referensnivån blir V 0010, vilket motsvaras av V R+ = V C och V R- = V O V B+ > V B- så nu ligger referensnivån under den analoga insignalen Bit tre blir 1 Den fjärde biten bestäms av huruvida V 0011 är större eller mindre än den analoga insignalen V R+ = V D och V R- = V N ger V B+ < V B-, vilket i sin tur indikerar att insignalen låg under referensnivån De fyra mest signifikanta bitarna blir således Övriga 9 bitar bestäms på liknande sätt men med annan storlek på kapacitansen C C och med 9

21 Introduktion till A/D-omvandling 15 Single ended V 1111 V V 1101 V 1100 Single ended nivå [V] V IN_SE V 1011 V 1010 V 1001 V 1000 V 0111 V 0110 V 0101 V 0100 V 0011 V 0010 V 0001 V IN Tid [s] x 10 6 Differentiellt 2 V IN- V 0000 V P V O V N V M V IN- Differentiella signaler [V] Tid [s] x 10 6 V IN+ V L V K V J V I V H V G V F V E V D V C V B V A Figur 27 Jämförelse av binär sökning med single-ended-signal respektive differentiell signal andra spänningsnivåer, för att göra spänningsförändringen i nod B proportionell mot bitarnas signifikans Mer om detta i kapitlet nedan 232 Partitionerad binär sökning Den implementerade referensspänningsgenereringskretsen, som finns i varje SAADC-cell, består schematiskt av två resistansstegar kopplade via transmissionsgrindar (ibland även kal- 10

22 Den implementerade A/D-omvandlaren lade CMOS-switchar) till tre kapacitanser med olika kapacitans som i sin tur är kopplade till ingången på komparatorn, enligt figur 28 Resistansstege F s 9 Referensswitchar s10 V REF_F + Resistansstege CM s 8 s 5 Referensswitchar s 6 s 7 V REF_M + V REF_C + V REF_M - + V REF_C - -Vin s 3 s 4 C F C M C C C C C M B + B Komparator Figur 28 V REF_F - C F Schematisk systemöversikt för referensgenereringskretsen i en SAADC-cell För att det inte ska behövas 2 12 = 4096 spänningsnivåer använder man sig av en partitionerad binär sökning Därvid använder man tre referensspänningsintervall (05-2 V, V och V) och tre kapacitanser med olika kapacitans (1pF, 3/18 pf och 1/18 pf) Intervallen man söker i är alltså indelade i nivåer (ADC n är av typen subranged SAADC) Kapacitanserna kallas i tidigare avhandlingar [1] för C C (coarse), C M (middle) och C F (fine) Man testar fyra bitar åt gången och kan genom de olika stora kapacitanserna förändra potentialerna i nodern B+ och B-, med målet att finna den kombination av referensspänningar som ger den bästa överensstämmelsen med insignalen Sambandet för potentialerna i nod B+ respektive B- ser då ut som nedan V V T ( C C + C P ) C C V in + ( C C V REFC + + C M V REFM + + C F V REFF + ) B + = C P + C C + C M + C F V V T ( C C + C P ) C C V in ( C C V REFC + C M V REFM + C F V REFF ) B = C P + C C + C M + C F (213) (214) där V REFC, V REFM och V REFF är de resulterande referensspänningarna från respektive resistansstege Den signalbärande informationen finns då i V B = V B+ - V B- och blir: V B = C C ( V in ) ( C C V REFC + C M V REFM + C F V REFF ) C P + C C + C M + C F (215) Intressant att se här är att kapacitanserna bidrar till en signaldämpning Denna signaldämpning simulerades fram [8] till ungefär -7 db mellan V REFC och V B i den implementerade kretsen, och gör att komparatorn måste kunna detektera skillnader betydligt mindre än 1 V LSB 11

23 Introduktion till A/D-omvandling En subranged SAADC har alltså flera referensspänningsintervall med olika vikt, ungefär som bitarna i en binär kod eller något annat positionssystem I den implementerade A/Domvandlaren finns tre spänningsintervall och tre olika stora kapacitanser Intervall coarse middle fine V REF [V] 1 1/2 1/6 C [pf] 1 3/18 1/18 Tabell 22 Indelning av spänningar och kapacitansvärden i en subranged SAADC Den slutgiltiga digitala utsignalen bildas sedan ur resultaten i varje intervall enligt B out = ( 12 D C + D M ) 24 + D F (216) där D C,D M och D F är de binära orden från respektive referensspänningsintervall Anledningen till detta går utanför avgränsningarna för det här arbetet, men den intresserade läsaren kan läsa mer i [1] 12

24 Transmissionsgrindarna 3 Insamplingskretsen Det system som genererar referensspänningarna i respektive cell, illustrerat i figur 28, består alltså i huvudsak av två resistansstegar som genererar en mängd spänningsnivåer, ett stort antal switchar som släpper igenom den referensspänningsnivå som den digitala logiken för binär sökning väljer ut, samt ett kapacitansnät Nedan beskrivs hur varje del undersökts lite nogrannare 31 Transmissionsgrindarna Transmissionsgrinden består av en n-mos- och en p-mos- transistor kopplade enligt figur, och ska helst fungera som en ideal switch När transmissionsgrinden är på (e = 1 och e=0)ska den släppa igenom den signal som ligger på ingången När den är avstängd ska den vara avbrott för alla signaler För att transmissionsgrinden ska efterlika en ideal switch krävs det att den har så låg resistans som möjligt när den är på och så hög som möjligt när den är avstängd V in V in e e = e e V out V out Figur 31 Till höger en transmissionsgrind och till vänster den ekvivalenta symbol som använts i denna rapporten Transmissionsgrinden är en krets med icke-linjär resistans, vilket innebär att den inte har samma resistans för olika värden på signalen Detta kan leda till distorsion av signaler, men eftersom signalen är ett steg som planar ut torde detta inte vara något problem, då nivån hinner bli en stabil DC-spänning och skillnaden mellan V in och V ut för transmissionsgrinden i princip är noll när komparatorn väl börjar evaluera Resistansen för den implementerade transmissionsgrinden visas i figur 32 Man kan genom simuleringar visa att det högra resistansmaximat är relaterad till p-mos-transistorn och den vänstra till n-mos-transistorn Först gjordes en simulering för att bestämma det förhållandet mellan kanallängderna W p och W n som gav ungefär lika höga toppar Det visade sig att förhållandet W P = 44W N (31) gav en god överensstämmelse mellan resistanstopparna, med rimliga dimensioner på transistorerna Därefter gjordes en simulering av n-mos-transistorns kanallängd, W n Som man ser i figur 33 avtar den maximala resistansen ungefär linjärt för W n >5µm För att inte slösa orimligt mycket yta valdes W n till 5 µm och W p till 22 µm Den maximala resistansen i transmissionsgrinden med dessa dimensioner blev därmed cirka 250 ohm Under rapportskrivningen upptäcktes det att genom att använda W n =55 µm och W p = 215 µm kan en mer linjär 13

25 Insamplingskretsen resistans erhållas utan att kretsen blir större R MAX blir då istället ungefär 230 ohm Denna bättre versionen av switchen implementerades inte eftersom detta skedde efter att kretsen skickats iväg för tillverkning 260 R MAX 250 Transmissionsgrindens resistans [ohm] Insignalens DC nivå [V] Figur 32 Transmissionsgrindens resistans vid olika DC-nivåer med en liten insignal = 1 mv 1200 Transmissionsgrindens maximala motstånd [ohm] Kanalbredd för n transistorn [um] (Wp = 44*Wn) x 10 6 Figur 33 Transmissionsgrindens maximala resistans, R MAX, för olika värden på W n W p = 44*W n Insignalen var 1mV 14

26 Kapacitansnätet 32 Kapacitansnätet Förutom kapacitanserna C C,C M,C F och C P innehåller den färdiga konstruktionen ytterligare en hel del parasitiska kapacitanser Dessa utgörs av kapacitanser mellan ledare och omgivningen, mellan kondensatorernas bottenplattor och substratet samt ingångskapacitanserna på komparatorn För enkelhetens skull har samtliga dessa parasitiska kapacitanser modellerats som kapacitanser till jord Dessa i vissa fall oönskade kapacitiva effekterna har avsevärd inverkan på flera av systemets prestanda, bla hastighet, brusnivåer och störningskänslighet (PSRR) De parasitiska kapacitanserna kan uppskattas med hjälp av processparametrar och kännedom om komponenternas dimensioner eller med verktyget "Parasitic Probe" i Cadence layoutprogram "Virtuoso" för att få en modell av verkligheten som går enkelt att simulera med I figuren nedan visas en modell av kretsen med parasitkapacitanserna inritade Detta är den modell som användes vid konstruktionen av övriga ingående komponenter C F C L1 C L2 C M C P Resistansstege CM 250Ω 250Ω D + D - C C C C B + B Komparator C L1 C L2 C M C P C F Figur 34 Uppskattade parasitiska kapacitanser i insamplingskretsen I vårt fall underlättades det som sagt av att det redan fanns en implementerad version av SAADC-cellen, i annat fall får man erfarenhetsmässigt försöka uppskatta dessa fenomen Man ska vara medveten om att de värden som presenteras nedan inte stämmer helt överens med den implementerade versionen Bla är det värdena på C C,C M och C F som avviker från de som användes i simuleringarna En ny layout gjordes av C C,C M och C F i ett senare skede av projektet Kapacitanserna blev då något mindre I den gamla layouten var kapacitanserna C C = 0750 pf, C M = 0125 pf och C F = 0042 pf De implementerade kapacitanserna är C C = 0671 pf, C M = 0112 pf och C F = 0037 pf C P består av kapacitansen hos ledarna mellan kapacitansnätet och komparatorn, samt ingångskapacitansen på komparatorn som beräknats som C IN = C GS = C OX * W * L, där C OX är kapacitansen per ytenhet mellan gate och source, och W*L är arean på gate-området De båda kapacitanserna summerades till C P = 041 pf C L1 består av kapacitansen i den ledning som går från resistansstegen till switchnätet Den extraherades ur den befintliga layouten med Parasitic Probe till C L1 = 017 pf 15

27 Insamplingskretsen C L2 är kapacitansen hos ledaren mellan switchnätet och kapacitansnätet Den extraherades också ur den befintliga layouten och var C L2 = 0951 pf Anledningen till att den är så stor är att ledaren är lång, samt att kapacitansen mellan kapacitansen C C s bottenplatta och substratet (jord) troligen är inräknad 33 Resistansstegar Referensspänningarna genereras alltså i tre olika spänningsintervall från två olika resistansstegar Av layouttekniska skäl var det viktigt att samtliga resistansvärden skapas genom olika kopplingar av en enhetsresistans, R E För att minska inverkan av processvariationer på spänningsnivåerna kan man parallellkoppla flera enhetsresistanser och implementera dessa på ett symmetriskt sätt på olika områden av chipet, mer om detta i kapitel 5 Resistansstege CM 2V R CM V REF R CM Pp R CM P 29R CM Ap R CM A 05V R DUM3 = 15 R D Resistansstege F 025V R F V REF R F Pp R F P 29R F Ap R F A 05V R CM 00625V R F R DUM1 = 11 R CM R DUM2 = 11 R F Figur 35 De implementerade resistansstegarna V ref_c som hämtas ur intervall C är en av 16 spänningsnivåer för bestämmning av de 4 MSB som hämtas från resistansstegen med det stora spänningssvinget (0,5 V till 2 V), här kallad resistansstege CM V ref_m är en av 16 spänningsnivåer hämtas från den nedre delen av resistansstege CM, i intervallet 0,5 V till 1,25 V (för bestämning av nästa 4 bitar) V ref_f är en av 32 spänningsnivåer (5 bitar) från resistansstegen med det lilla spänninssvinget (00625 V till 0,25 V) kallad resistansstege F Spänningssvinget och antalet bitar medför att i resistansstege CM motsvaras 1 LSB av 366 µv, medan den i resistansstege F motsvaras av V / 32 nivåer = 586 mv Då nogrannhetskraven anges i delar av en LSB, vanligen LSB / 4, kan man sluta sig till att nogrannhetskraven är betydligt strängare vid genereringen av spänningsnivåerna i resistansstege CM I figur 35 visas de båda resistansstegarna och spänningsnivåerna R CM =R E /8, R F =R E /6 och R D =R E /2 R E är ungefär lika med 520 ohm i den implementerade versionen 16

28 RC-modell av insamplingssteget 34 RC-modell av insamplingssteget Om man ser transmissionsgrinden som en olinjär resistans kan man uppfatta insamplingsnätet som ett passivt nät bestående av en resisitiv och en kapacitiv del, nedan kallade R LAST och C LAST Den resistiva delen består av en ersättningsresistans för resistansstegen samt transmissionsgrindens maximala resistans Den kapacitiva delen är ersättningskapacitanen för de önskade och de parasitiska kapacitanserna Modellen syftar till att teoretiskt kunna bilda sig en uppfattning om hur stor C LAST och R LAST måste vara för att insamplingskretsen ska klara kraven på snabbhet och brusnivåer Modellen betraktar bara en av ingångarna på komparatorn åt gången, den behandlar alltså systemet single-ended För att bestämma storleken på R CM i den implementerade differentiella insamplingskretsen gjordes en simulering med den implementerade resistansstegen, transmissionsgrindarna och kapacitanserna Resultaten redovisas sist i detta kapitel 341 Val av komponentvärden utgående ifrån givna prestandakrav Stegsvaret för ett RC-nät som det i figur 36 är som bekant: V UT = V IN 1 e t R LAST C LAST (32) V IN V UT R LAST CLAST Figur 36 RC-modell av insamplingssteget Konstanten R*C kallas för kretsens tidskonstant, τ, och betecknar den tid det tar för utsignalen att nå 63% av insignalens värde Detta kan vara en bra utgångspunkt för bestämning av resistansernas och kapacitansernas storlekar, med hänsyn taget till snabbhetskrav och brusnivåer De beräkningar och simuleringar som visas i detta kapitel gäller för resistansstege CM, med tillhörande kapacitanser Liknande simuleringar har även gjorts för övriga resistansstegar Om man antar att den maximala störningen som kan förekomma är halva spänningssvinget i resistansstegen, V störning = 075 V, motsvarar nogrannhetskravet LSB / 4 = 92 µv en förändring på % Ju mindre insignalen (störningen) är, desto enklare blir det att nå inom nogrannhetskravet eftersom störningen varierar beroende på vilken bit som ska konverteras medan felmarginalen är ett absolut värde = LSB / 4 Därför torde det vara någon av de två mest signifikanta bitarna som ställer de strängaste kraven då man vid komvertering av dessa bitar får en stor spänningsvariation över kapacitanserna För att V UT ska nå inom LSB / 4 [V] på t = 13 ns krävs att t - τ V V storning 1 e > V storning LSB 4 vilket efter förenklingar och insättning av tidigare givna värden ger att (33) 17

29 Insamplingskretsen t τ < [ ns] ] 14ln( 2) + ln( ) ln( 15) V storning (34) Bruset är en annan faktor som spelar in vid val av komponentvärden Man kan visa [2] att rms-värdet av bruset i en RC-länk ges av V brus_rms = kt C LAST (35) oavsett hur stor resistansen i nätet är k är Bolzmanns konstant, T temperaturen och C LAST den kapacitiva lasten i RC - länken För att minska bruset kan man alltså välja att antingen sänka temperaturen eller öka den kapacitiva lasten, vilket torde leda till att nätet blir långsammare Som beskrivits i kapitel 211, kan man visa att det bästa signal-brus-förhållandet som kan uppnås i en N-bitars ideal A/D-omvandlare begränsas av kvantiseringsbruset Därför är det bra om allt brus kan vara betydligt mindre än kvantiseringsbruset, som kan antas vara en likformig fördelning över intervallet +/- LSB / 2 med medelvärde 0 och variansen VAR( V Q_rms ) 2 V LSB = = 12 2 V IN V Qrms är här rms-värdet för kvantiseringsbruset och V in spänningssvinget i resistansstege CM (15 [V]) Om man tex vill att rms-värdet för det termiska bruset skapat i RC-länken vid rumstemperatur ska vara mindre än halva kvantiseringsbruset får man (36) V brus_rms = kt C LAST 2 V IN (37) vilket ger att C LAST kt ( ) 148[ pf] 2 V IN (38) Resonemanget ger alltså att den kapacitiva delen av insamplingssteget bör vara större än 148 pf för att hålla det termiska bruset lägre än halva kvantiseringsbruset Observera att detta inte är ekvivalent med att C C > 148 pf eftersom nätet innehåller en hel del parasitiska kapacitanser som i detta avseendet påverkar prestanda positivt, dvs genom att höja värdet på ersättningskapacitansen 342 Simuleringsresultat Två simuleringar gjordes Först en undersökning av det befintliga nätets ersättningskapacitans för att se om C LAST som inkluderar parasitkapacitanserna är tillräckligt stor, dels en simulering för att uppskatta ett bra värde på resistansen i den nya resistorstegen En stegsvarssimulering som gjordes single-ended, där R LAST var 1 Mohm, visade att kapacitansen hos kapacitansnätet inklusive parasitiska kapacitanser ungefär var 151 pf vilket var på gränsen eftersom vi gärna ville ha mer än 148 pf Detta är dock förmodligen tillräckligt eftersom man förbättrar SNR när man använder differentiella signaler Signaleffekten ökar då 6dB 18

30 RC-modell av insamplingssteget medan bruseffekten bara ökar 3 db (bruset är okorrelerat) Kravet på R LAST för att klara att driva ett av kapacitansnäten till rätt potential inom tidskravet med en ideal spänningskälla som drivare blir då med hjälp av ekvation (34) R LAST τ < = 9554[ Ω] C LAST (39) Eftersom transmissionsgrindarna gav som mest ca 250 ohm resistans gör det att det blir ungefär 705 ohm kvar till resistansstegens ersättningsimpedans Om man gör om resistansstegen till en Thevenin-ekvivalent, kommer dennas utimpedans i mitten av resistansstegen vara Z UT = 1058R CM = 705[ Ω] (310) Det ger att varje enskilt motstånd R CM i resistansstegen har ett teoretiskt maximalt värde på cirka 67 ohm för att systemet ska klara snabbhetskravet Överföringsfunktionen för den differentiella insamplingen, som illustreras i figur 28, är dock inte samma som för en enkel RC-länk Därför gjordes en simulering av systemet med en ideal spänningskälla på 2V som matning, för att undersöka vilket resistansvärde som gav tillräcklig snabbhet åt systemet Resultatet av stegsvarssimuleringen blev som i figur ns nivå M Potential i nod D+ och D [V] 15 1 nivå I nivå E Tid [s] x 10 8 Figur 37 Stegsvarssimulering för bestämmning av resistansvärden Figuren visar potentialen i nod D + respektive D - Steget som användes har samma storlek som det steg som tas mellan den första och andra biten (035 V i varje riktning) R CM var 65 ohm Intressant att notera är att resistansvärdet som behövs för att åstadkomma en tillräckligt snabb 19

31 Insamplingskretsen insvängningstid blir ungefär lika stort som det som räknades ut för single-ended-fallet Anledingen till detta är att det ena kapacitansnätet ger ström, medan det andrar drar lika mycket Det beror i sin tur på att potentialskillnaderna i nod D+ respektive D- blir lika stora och motriktade I tabellen nedan visas utimpedansen från resistansstegen tillsammans med en jämförelse av insväningstiden för single-ended-modellen och den differentiella insamplingskretsen Spännings nivå Bit-nr R LAST singend [ohm] V störning [V] beräknat t insvängning singend [ns] simulerat t insvängning sing end [ns] simulerat t insvängning differentiellt [ns] V REF P R CM O R CM N R CM M R CM L R CM K R CM J R CM I R CM H R CM G R CM F R CM E R CM D R CM C R CM B R CM A Tabell 31 Redovisning av beräkningar och simuleringar som syftade till att dels ge en bättre förståelse av hur insamplingskretsen fungerar, dels till att ta reda på vilken av bitarna som ger den längsta insvängningstiden Simuleringar av det differentiella fallet med R CM = 65 ohm gav en värsta insvängningstid < 115 ns De beräknade värdena av insvängningstiden har gjorts utifrån RCmodellen medan simuleringarna gjorts med den implementerade resistansstegen, transmissionsgrindarna och kapacitanserna Man kan se att det är bit 1 och 2 som har längst insvängingstider Eftersom insignalen och 20

32 RC-modell av insamplingssteget störningen är lika stora för bit 1 torde det vara bit 2 som ställer de strängaste kraven på referensgenereringssystemet För bit två är ju störningen konstant medan skillnaden mellan den genererade referensspänningen och den analoga insignalen som måste kunna detekteras kan bli mindre än 1 V LSB 21

33 22 Insamplingskretsen

34 Systemöversikt 4 Konstruktion av drivsteget I den tidigare versioner av SAADC-cellen är resistansstegarna kopplade direkt till matningsspänningen eller till OP-förstärkare på ett kretskort utanför A/D-omvandlaren I den första varianten får man ett dåligt PSRR och med externa OP-förstärkare ökar kostnaden för hela lösningen eftersom det krävs ett stort antal kringkomponenter För att skydda spänningsnivåerna från störningar på matningsledningar och omgivande subkretsar, samt sänka den totala kostnaden har man valt att prova någon typ av aktiv drivning av resistansstegen implementerad på samma kisel som resten av systemet Avsikten är alltså att hålla den övre spänningsnivån stabil med hjälp av någon typ av förstärkarkoppling Efter en ganska begränsad studie av olika förstärkartyper och systemets krav på förstärkarna, valdes en enkel tvåstegsförstärkare till samtliga ingående förstärkare I kapitel 41 ges en systemöversikt och i kapitel 42 och 43 förklaras en del teori kring de implementerade förstärkarna De ingående förstärkarstegen och tvåstegsförstärkaren beskrivs i kapitel 44 och 45 I kapitel 4533 och 4544 tas även temperatur- och process- variationers påverkan på kretsens prestanda upp Simuleringsresultat finns i kapitel 6 41 Systemöversikt Hela systemet för generering av referensspänningar till resistansstegarna kan ses i figur 41 Drivstegen realiseras i form av återkopplade transkonduktansförstärkare, sk OTA (Operational transconductance amplifiers), med spänningsföljare på utgångarna för att åstadkommas låga utimpedanser Man återkopplar alltså spänningssignalen på utgången för att styra strömmen i resistansstegarna, se figur 41 för förstärkare CM och F Extern spänningskonverterare 17 st SAADC-celler cell 16 från bandgap + - EXT 0395 R 121 V 2 V A CM 2 V Resistansstege CM cell 0 V REF_C V REF_M 0355 R 025 R 05 V A F 05 V Resistansstege F V REF_F Figur 41 Systemöversikt för generering av spänningsreferenser På chipet finns en bandgapsreferens som genererar en utsignal på 121 V Denna spänning måste på något sätt omvandlas till en referensspänning på 2 respektive 05 V Man skulle kunna använda bandgapsreferensens utsignal som insignal till samtliga 17 celler och bygga två typer av återkopplade förstärkare, en till varje resistansstege Vi har dock bla av utrymmesskäl valt att skapa en gemensam krets för samtliga SAADC - celler som genererar insig- 23

35 Konstruktion av drivsteget naler i rätt nivå till samtliga celler, förstärkare enligt figur 41 Lasten för den externa förstärkaren blir då ingångstransistorerna på 17 förstärkare av typ CM och 17 av typ F Om man antar att C GS är den dominerande kapacitansen i ingångssteget på respektive förstärkare får man den resulterande kapacitiva lasten för förstärkare EXT: C E = 17W CM L CM C OX 82[ pf] C F = 17W F L F C OX 43[ pf] (41) (42) W CM och W F är bredderna på ingångstransistorn i förstärkare CM respektive F L CM och L F är längden på samma transistorer C OX, som är processberoende, är kapacitansen per ytenhet mellan gate och source på transistorn Eftersom den kapacitiva lasten är så stor och samtliga celler stör nod A 1 och A 2 samtidigt, visade det sig att denna noden var mycket svårare att driva, så R i figur 41 fick sättas litet varvid effektförbrukningen ökade Då denna del bara förekommer en gång på chipet utgör den dock en ganska liten del av effektbudgeten, ungefär 12%, se kapitel 6 42 Beskrivning av prestandakraven Tre förstärkarkopplingar som har egenskaper som liknar ideala spänningskällors är alltså vad som ska implementeras En ideal spänningskälla har utimpedansen noll och kan således hålla en stabil spänning oavsett vilken last som används och vilka störningar kretsen utsätts för Förstärkare med låg utimpedans brukar kallas OP-förstärkare De huvudsakliga kraven som ställs på systemet är att det ska ge insamplingssteget en kort insvängningstid efter det att man bytt referensnivå och att referensspänningarna därefter ligger stabila De prestandamått vi fokuserat på är PSRR CL, snabbhet, stabilitet, brus och systemets effektförbrukning Dessa beskrivs översiktligt nedan En viktig faktor hos analoga MOS-kretsar är PSRR, Power Supply Rejection Ratio, som anger hur väl förändringar i matningsspänningarna undertrycks Ett bra PSRR är nödvändigt när analoga och digitala kretsar blandas på samma chip, eftersom det då lätt uppstår störningar på matningsspänningen Även i samplade analoga system (tex switchade kapacitans-kretsar) kan matningsspänningen innehålla mycket störningar pga klocksignaler PSRR är kraftigt frekvensberoende och minskar för ökade frekvenser Då klocksignaler, som är fyrkantpulser, har en grundton (vid Fourierserieutveckling) med samma frekvens som klocksignalen själv är det viktigt att ha ett bra PSRR vid samma frekvens som klocksignalen Även toner på udda multiplar av klocksignalen kan vara kritiska, men har inte lika stor amplitud som grundtonen I denna rapporten skiljs på PSRR och PSRR CL Skillnaden förklaras i kapitel 454 Systemet ska helst åstadkomma ett PSRR CL på -60 db Systemets snabbhet och stabilitet är normalt sett omvänt relaterade till varandra För att förhindra att kretsarna blir instabila har vi valt att designa förstärkarnas fasmarginal till omkring 75 grader Detta är inga problem om man tillåter att kretsen samtidigt blir långsam I detta fallet är det dock av flera anledningar bra att ha en snabb förstärkare Dels förbättras PSRR för höga frekvenser om förstärkaren har bra förstärkning högt upp i frekvens, och dessutom kan man motverka störningar från insamplingsnätet snabbare Det visade sig genom simuleringar att en bandbredd på MHz var tillräcklig för att klara kravet på snabbhet för förstärkare CM De andra förstärkarna behöver inte vara lika snabba eftersom nogrannhetskraven är mindre för förstärkare F och störningarna betydligt mindre för 24