IE1204/5 Digital Design typtenta

Relevanta dokument
IE1204/5 Digital Design typtenta

Tentamen i IE1204/5 Digital Design onsdagen den 5/

Tentamen i IE1204/5 Digital Design Torsdag 29/

Tentamen i IE1204/5 Digital Design onsdagen den 5/

Tentamen i IE1204/5 Digital Design måndagen den 15/

Tentamen i IE Digital Design Fredag 21/

Tentamen med lösningar för IE1204/5 Digital Design Torsdag 15/

Omtentamen IE Digital Design Måndag 14/

Tentamen IE Digital Design Måndag 23/

Tentamen med lösningar i IE1204/5 Digital Design Torsdag 29/

Tentamen med lösningar IE Digital Design Måndag 23/

Tentamen med lösningar i IE1204/5 Digital Design Måndag 27/

Omtentamen med lösningar i IE1204/5 Digital Design Fredag 10/

Tentamen med lösningar i IE Digital Design Fredag 15/

Tentamen med lösningar i IE Digital Design Fredag 21/

Tentamen IE Digital Design Fredag 15/

Omtentamen med lösningar IE Digital Design Måndag 14/

Tentamen IE Digital Design Fredag 13/

IE1204/IE1205 Digital Design

Tentamen med lösningar IE Digital Design Fredag 13/

IE1204 Digital Design

IE1205 Digital Design: F9: Synkrona tillståndsautomater

Tentamen IE1204 Digital Design Måndag 15/

Tentamen i Digitalteknik, TSEA22

Digital- och datorteknik

Institutionen för systemteknik, ISY, LiTH. Tentamen i. Tid: kl

Asynkrona sekvensmaskiner

Tentamen i Grundläggande ellära och digitalteknik ETA 013 för D

Digital elektronik CL0090

Sekvensnät Som Du kommer ihåg

Digital Design IE1204

Tentamen i EDA320 Digitalteknik för D2

Digital elektronik CL0090

Sekvensnät. William Sandqvist

Tenta i Digitalteknik

Tenta i Digitalteknik

Digital Design IE1204

Lösningsförslag till tentamen i Digitalteknik, TSEA22

D2 och E3. EDA321 Digitalteknik-syntes. Fredag den 13 januari 2012, fm i M-salarna

Tenta i Digitalteknik

Laboration i digitalteknik Introduktion till digitalteknik

Repetition och sammanfattning av syntes och analys av sekvensnät

Programmerbar logik (PLD) Programmeringsspråket VHDL Kombinatoriska funktioner i VHDL för PLD Sekvensfunktioner i VHDL för PLD

DIGITALTEKNIK. Laboration D172

IE1205 Digital Design: F10: Synkrona tillståndsautomater del 2

Tentamensskrivning 11 januari 2016

TSEA22 Digitalteknik 2019!

VHDL 1. Programmerbara kretsar

Tenta i Digitalteknik

Tentamen i Digitalteknik TSEA22

Digital Design IE1204

Tentamen i IE1204/5 Digital Design Måndag 27/

-c wc. Pre- Next state Out- Vi ser att tillstånden är redan sorterade i grupper med olika utsignaler,

DIGITALTEKNIK I. Laboration DE2. Sekvensnät och sekvenskretsar

Digital Design IE1204

Tentamen i Digitala system - EITA15 15hp varav denna tentamen 4,5hp

Försättsblad till skriftlig tentamen vid Linköpings universitet

DIGITALTEKNIK. Laboration D173. Grundläggande digital logik

Tentamen i Digital Design

Tentamen. TSEA22 Digitalteknik 5 juni, 2015, kl

Tenta i Digitalteknik

Repetition delay-element

Digitalteknik 7.5 hp distans: 5.1 Generella sekvenskretsar 5.1.1

Hjälpmedel: Appendix A. VHDL-syntax. (bifogas detta prov) Appendix B.2. IEEE-package (bifogas detta prov)

Tentamen i Digitala system - EDI610 15hp varav denna tentamen 4,5hp

Digital- och datorteknik

F5 Introduktion till digitalteknik

Konstruktionsmetodik för sekvenskretsar

Konstruktionsmetodik för sekvenskretsar. Föreläsning 7 Digitalteknik, TSEA22 Mattias Krysander Institutionen för systemteknik

Digital- och datorteknik

IE1205 Digital Design: F8: Minneselement: Latchar och Vippor. Räknare

Laboration D159. Sekvensnät beskrivna med VHDL och realiserade med PLD. Namn: Datum: Epostadr: Kurs:

Tentamen i Digitalteknik 5p

Försättsblad till skriftlig tentamen vid Linköpings Universitet

Repetition TSIU05 Digitalteknik Di/EL. Michael Josefsson

IE1205 Digital Design: F13: Asynkrona Sekvensnät (Del 2)

Sekvensnät i VHDL del 2

Digital Design IE1204

Laboration D181. ELEKTRONIK Digitalteknik. Kombinatoriska kretsar, HCMOS v 2.1

Digital Design IE1204

Grundläggande Datorteknik Digital- och datorteknik

Lösningförslag till Exempel på tentamensfrågor Digitalteknik I.

Tentamen i Digitalteknik, EITF65

IE1205 Digital Design: F8: Minneselement: Latchar och Vippor. Räknare

Digitalteknik syntes Arne Linde 2012

Låskretsar och Vippor

Digitala system EDI610 Elektro- och informationsteknik

KALKYLATOR LABORATION4. Laborationens syfte

LEJON LABORATION3. Laborationens syfte

Konstruktion av digitala system - VHDL

Digital Design IE1204

Lösningsföslag till Exempel på tentamensuppgifter i Digitalteknik I

Lista på registeruppsättningen i PIC16F877A Datablad TTL-kretsar 74-serien

Tentamen i TTIT07 Diskreta Strukturer

Exempel på LAX-uppgifter

Digital Design IE1204

Tenta i Digitalteknik

TSEA22 Digitalteknik 2019!

Digitalteknik F2. Digitalteknik F2 bild 1

std_logic & std_logic_vector

Transkript:

IE1204/5 Digital Design typtenta Del A1 tio korta Analys-uppgifter 1p totalt 10p Rättas bara Rätt/Fel! Observera minst 6p på A1 om vi ska rätta vidare! Del A2 två Metodikuppgifter om totalt 10p. Rättas i detalj om det finns minst 6p på del A1. Del B två friare Designproblem om totalt 10p. Rättas i detalj om det finns minst 11p på del A1+A2. Godkänd-gränsen för hela tentamen är minst 11p, från A1+A2+(B). Man kan bli godkänd utan poäng från del B.

Betygsskala A1 10p A2 10p B 10p Mindre än 11p på A1+A2, F Så rättar vi inte vidare del B! Max 30 Mindre än 6p på A1, F Så rättar vi inte vidare del A2! Man kan teoretiskt nå betyg C utan att lösa B-delen.

Del A1 Analys Kvalificeringsdel, Analys Rätt eller Fel 0p/1p Minst 6p av 10p för att vi ska rätta vidare

?: Del A1 ( 1/0 ) uppg 1. f ( x, y, z) z( x + x y) + xyz + xyz { SoP}? min

!: Del A1 ( 1/0 ) uppg 1. f ( x, y, z) z( x + x y) + xyz + xyz { SoP}? f( x, y, z) x yz+ xyz+ x y z+ xyz+ xyz min

!: Del A1 ( 1/0 ) uppg 1. f ( x, y, z) z( x + x y) + xyz + xyz { SoP}? f( x, y, z) x y z+ xyz+ xyz+ xyz+ xyz min

!: Del A1 ( 1/0 ) uppg 1. f ( x, y, z) z( x + x y) + xyz + xyz { SoP}? f( x, y, z) x y z+ xyz+ xyz+ xyz+ xyz min

!: Del A1 ( 1/0 ) uppg 1. f ( x, y, z) z( x + x y) + xyz + xyz { SoP}? f( x, y, z) x y z+ xyz+ xyz+ xyz+ xyz min f ( x, y, z) { SoP} z + min xy

?: Del A1 ( 1/0 ) uppg 2. Tvåkomplementrepresentation av 8-bitstal. ( B7) ±? 10 16 ( A6) ±? 10 16 ±? 10? 16

!: Del A1 ( 1/0 ) uppg 2. Tvåkomplementrepresentation av 8-bitstal. ( B7) ±? 10 16 ( A6) ±? 10 16 ±? 10? 16 ( B7) ( A6) ( B7) Teckenbit! 16 16 16 ( 73) 10 (10110111) (10100110) ( A6) 16 ( 90) 10 2 2 ( B7) 16 (17) ( 01001001) ( 01011010) 10 + (5A) 16 2 2 (11) ( 49) 16 16 ( 5A) 16 ( 73) 10 ( 90) 10

!: Del A1 ( 1/0 ) uppg 3. f ( x x2x1x0 ) { PoS} min 3?

!: Del A1 ( 1/0 ) uppg 3. f ( x3 x2x1x0 min ) { PoS}? Hoptagning av 0:or

?: Del A1 ( 1/0 ) uppg 4. q x y A, B, C, D?

!: Del A1 ( 1/0 ) uppg 4. y x q A C B D XOR y x 0 1 1 1 0 1 1 1 0 0 0 0 Lookup-table! A 0 B 1 C 1 D 0

?: Del A1 ( 1/0 ) uppg 5. y( a, b)?

!: Del A1 ( 1/0 ) uppg 5. ( a + b) ab ( a + b) ab ab ab( a + b) { dm} ( a + b)( a + b) aa + ab + ba + bb ab + ba a b

?: Del A1 ( 1/0 ) uppg 6. Q( A, B)?

!: Del A1 ( 1/0 ) uppg 6. A B Q Q( A, B)? PullDown-nätet Q A B Q A B { dm} A + B

?: Del A1 ( 1/0 ) uppg 7. ( q q ) 0 00?????? 1??...

!: Del A1 ( 1/0 ) uppg 7. Nästa tillstånd

?: Del A1 ( 1/0 ) uppg 8. t pdand 4 [ns] t su 3 t h 1 t pdq 2 [ns] Kortaste tid T mellan klockpulser (CP)?

!: Del A1 ( 1/0 ) uppg 8. 4 3 2 t pdand 4 [ns] t su 3 [ns] t h 1 [ns] t pdq 2 [ns] Kortaste tid T mellan klockpulser (CP)? T 2 + 4 + 3 9 ns

?: Del A1 ( 1/0 ) uppg 9. Komplettera denna flödestabell (för ett asynkront sekvensnät) med ringar runt stabila tillstånd och överstrykningar av tillstånd som ej kan nås.

!: Del A1 ( 1/0 ) uppg 9. Ringa in tillstånden som har radens bokstav Billig poäng för alla de som inte hoppat över avsnittet om asynkrona sekvensnät Slutsats. Hoppa inte över något kursavsnitt!

?: Del A1 ( 1/0 ) uppg 10. -- comment: example of buzzer circuit entity BUZZER is port (DOOR, IGNITION, SBELT: in std_logic; WARNING: out std_logic); end BUZZER; architecture behavioral of BUZZER is begin WARNING < (not DOOR and IGNITION) or (not SBELT and IGNITION); end behavioral; Rita entity-box med signalnamn och grindnät

!: Del A1 ( 1/0 ) uppg 10. entity BUZZER is port (DOOR, IGNITION, SBELT: in std_logic; WARNING: out std_logic); end BUZZER;

!: Del A1 ( 1/0 ) uppg 10. architecture behavioral of BUZZER is begin WARNING < (not DOOR and IGNITION) or (not SBELT and IGNITION); end behavioral;

Del A2 Metodikdel Kvalificeringsdel, Konstruktionsmetodik Rättas i detalj om Du har minst 6p på A1 Minst 11p på A1+A2 (20p) för att vi sedan ska rätta vidare B-delen

?: Del A2 (5p) uppg 11. Ställ först upp heladderarens sanningstabell. Konstruera sedan en heladderare av två 4:1 MUX ar. Vi antar att Carrysignalen c in även finns tillgänglig i inverterad form. Se figur. a 0 0 0 0 1 1 1 1 b 0 0 1 1 0 0 1 1 c in 0 1 0 1 0 1 0 1 C out 0 S 0

!: Del A2 (5p) uppg 11.

?: Del A2 (5p) uppg 12. En kaffeautomaten har två insignaler. coin från myntinkastet som anger att en pollett passerat en fotocell där. full från en givare som övervakar plastmuggen under fyllningen. Coin 1 när myntet passerar. full 1 när muggen blir full. Kaffeautomaten har två utsignaler. drop_cup till en matarenhet för plastmuggar. coffee till en magnetventil för påfyllning av kaffet. Mataren matar fram en mugg var gång drop_cup blir 1, och kaffe fylls på så länge som coffee 1.

?: Del A2 (5p) uppg 12. Konstruera en synkron Moore-automat som följer det givna tillståndsdiagrammet. Tillståndskoden ska styra utsignalerna direkt. Ingen utgångsavkodare används. Använd positivt flanktriggade D-vippor, och valfria grindar. Rita kretsens fullständiga schema.

!: Del A2 (5p) uppg 12. coffee drop_ cup coffee drop _ cup coffee drop _ cup coffee drop_ cup q + + + 1 q1q0i1 + q1 q0i1 q0 q1q0i1i0 q1q0i1

!: Del A2 (5p) uppg 12. q + + + 1 q1q0i1 + q1 q0i1 q0 q1q0i1i0 q1q0i1

Del B Design Digital Design Vi rättar del B (10p) om A1+A2 har minst 11p. Uppgifterna kan oftast lösas på flera olika sätt. Vi rättar så långt det är möjligt med hänsyn tagen till eventuella följdfel från tidigare steg. Digital Design kan vara en kreativ process.

?: Del B (5p) uppg 13.

!: Del B (5p) uppg 13. Minimalt från början!

!: Del B (5p) uppg 13. Graykod

?: Del B (5p) uppg 14. För att kunna studera I2C-dataöverföring vill man konstruera ett Moore-ekvivalent asynkront sekvensnät som ger utsignalen busy 1 under tiden från start-signalen fram till stopp-signalen. När ingen datakommunikation förekommer är busy 0.

!: Del B (5p) uppg 14. I tillstånd a väntar vi på startflanken (b), då är insignalen 10 omöjlig (markerad med *). Protokollet förbjuder ändring av data SDA när SCL är hög. Därför är insignal 01 omöjlig i tillstånd e (markerad med *). Detta ger två extra don t care positioner i tabellen. Man ser direkt vilka tillstånd som kan slås ihop.

!: Del B (5p) uppg 14. Som tillståndskod kan Gray-kod användas. a 00, bc 01, de 11, och x 10. x kan användas som don t care undantaget 10.

!: Del B (5p) uppg 12. Näten bildar sammanhängande områden i Karnaughdiagrammen och är därför hazardfria (om näten har två nivåer). Att realisera med valfria grindar.

Lycka till!

Examination Satsa inte på betyget E! Det är naturligtvist godkänt, men betyder förmodligen att Du saknar massor av nyttiga kunskaper som är viktiga för kommande kurser. Kurserna följer på varandra som länkarna i en kedja. Kedjan brister vid den svagaste länken. E