Digitalteknik syntes Arne Linde 2012
|
|
|
- Ebba Persson
- för 8 år sedan
- Visningar:
Transkript
1 Digitalteknik, fortsättningskurs Föreläsning 3 Kombinatoriska nät 202 VHDL repetition + Strukturell VHDL Lite repetition + Karnaughdiagram(4-6var), flera utgångar + Quine-McCluskey + intro tid
2 2 Entity ENTITY fulladder IS PORT(A:IN STD_LOGIC; Y B:IN STD LOGIC; Cin:IN STD LOGIC; Y:OUT STD_LOGIC; Cout:OUT STD_LOGIC); END fulladder; Entiteten beskriver portarna mot omvärlden för kretsen.
3 3 Architecture ARCHITECTURE behave OF fulladder IS BEGIN Cout<= (A and B) or (A and Cin) or (B and Cin); S<=A xor B xor Cin END behave; Architecture beskriver funktionen inuti kretsen.
4 Components Exempel Vi vill bygga en två-bitars adderare. Vi börjar med att bygga en full adderare. Sedan kopplar vi samman två av dessa för att få vår två bitars adderare. Strukturell VHDL. One-bit adder Two-bit adder
5 Exempel forts -- Vi har entiteten Vi går vidare till två bits adderaren. LIBRARY ieee; USE ieee.std_logic_64.all; ENTITY adder_2_bit IS PORT ( a:in STD_LOGIC_VECTOR( DOWNTO 0); b:in STD_LOGIC_VECTOR( DOWNTO 0); y:out STD_LOGIC_VECTOR( DOWNTO 0); cout:out STD_LOGIC); END adder_2_bit;
6 Exempel forts ARCHITECTURE arch_adder_2 OF adder_2 IS COMPONENT full_adder IS PORT( a:in STD_LOGIC; b:in STD_LOGIC; cin:in STD_LOGIC; y:out STD_LOGIC cout:out STD_LOGIC); END COMPONENT full_adder; SIGNAL cint:std_logic; BEGIN U0:COMPONENT full_adder PORT MAP(a=>a(0),b=>b(0), Komponent deklaration cin=>'0',y=>y(0),cout=>cint); U:COMPONENT full_adder PORT MAP(a=>a(),b=>b(), cin=>cint,y=>y(),cout=>cout); END arch_adder_2; Komponent instanser
7 7 Logiknät, fig 2.0 x x A B 0 f x 0 0 x f ( x, ) x 2 0 A B (a) Network that implements f = x x x + 2 (b) Truth table x x 2 A B f Time
8 Mintermer 9 En minterm MÅSTE innehålla alla variabler, annars är den inte en minterm. En minterm anger den kombination av :or och 0:or på en funktions ingångar som tillsammans gör att funktionen antar värdet E(x)= Σ m(0,2,3)=x 3 x 2 x x 0 + x 3 x 2 x x 0 + x 3 x 2 x x 0 Canonical form: (Summa Min Disjunktiv form) canonical form minimal form
9 Maxtermer 0 En maxterm MÅSTE innehålla alla variabler, annars är den inte en maxterm. En maxterm anger den kombination av :or och 0:or på en funktions ingångar som tillsammans gör att funktionen antar värdet 0 E(x)=ΠM(0,2,3)=(x 3 +x 2 +x +x 0 ) (x 3 +x 2 +x +x 0 ) (x 3 +x 2 +x +x 0 ) Canonical form: (Produkt av Max Konjunktiv ) canonical form minimal form
10 Normalformer Disjunktiv normal form F = F = A B C + A BC + AB C + ABC + ABC A B C F F F = Konjunktiv normal form (A + B + C) (A + B + C) (A + B + C) F = F = A B C + A BC + AB C
11 2 S-o-P, P-o-S, och de Morgan s teorem Sum-of-products F = A B C + A BC + AB C Apply de Morgan s (F ) = (A B C + A BC + AB C ) F = (A + B + C) (A + B + C) (A + B + C) Product-of-sums F = (A + B + C ) (A + B + C ) (A + B + C ) (A + B + C) (A + B + C ) Apply de Morgan s (F ) = ( (A + B + C )(A + B + C )(A + B + C )(A + B + C)(A + B + C ) ) F = A B C + A BC + AB C + ABC + ABC
12 3 de Morgan nand or or x x 2 x x 2 x x 2 (a) x x 2 = x + x 2 x nor and and x x x 2 x 2 x 2 (b) x + x 2 = x x 2
13 4 Summa av Min Disjunktiv x x 2 x x 2 x 3 x 4 x 5 AND - OR x 3 x 4 x 5 NAND - NAND Produkt av Max Konjuktiv form x x x 2 x 2 x 3 x 3 x 4 x 4 x 5 OR - AND x 5 NOR - NOR
14 3-dimensional Boolean space 5
15 Karnaugh-diagrammet 6
16 Karnaugh-diagramme 7 Kan användas för fyra variabler (med visst besvär upp till sex) yz wx W XY Z + W XYZ = ( W XZ ) ( Y +Y ) = W XZ (Y +Y)=!
17 8 Aktivitet Minimera funktionen F = m(0, 2, 7, 8, 4, 5) + d(3, 6, 9, 2, 3) A A CD\AB X 00 0 X C X X B X X 0 0 D F = AC + A C + BC + AB + A B D + B C D F = BC + A B D + B C D F = A C + AB + B C D C C 0 0 X X X X B B X X 0 0 X X A X 0 0 D D
18 9 00 x 3 x 2 0 X 3 0 x x 0 X X 2 X 0 F = x 3 x + x x 0 + x 3 x 2 x 0 Fyra variabler x 4 x Fem variabler
19 x 5 x x 5 x X 3 X 2 X X 5 X 2 X X X 4 X 3 X 2 X 0
20 Karnaugh-diagrammet, 6 variabler 2
21 22 Arbeta med kombinatoriska nät Förenkling Två nivå förenkling Utnyttja don t care Algoritmer för förenkling Realisering av logik Två-nivå logik och kanonisk POS/SOP form realiserad med NAND och NOR (CPLD) flernivå logik, konvertering mellan OCH och ELLER. Tids beteende
22 23 Produkt av summor (maxtermer) x 3 x 4 x x f = x 3 x 4 + x 2 x 3 + x x 2 x 3 x ( x 3 + x 4 ) = x 3 x 4 x 2 x 3 x x 2 x 3 x ( x 2 + x 3 ) = (x 3 +x 4 )(x 2 +x 3 )(x +x 2 +x 3 +x 4 ) ( x + x 2 + x 3 + x 4 ) Figure 4.4. POS f ( x,, x 4 ) = M(0,, 4, 8, 9, 2, 5).
23 24 Flera utgångar Ex 4. x x 2 x 3 x x x 2 x 3 x (a) Function f (b) Function f 2
24 25 x x 2 x 3 x x 2 0 x 3 x 4 f 0 x (a) Function f x 3 x x 2 x 3 x x x 3 00 f 2 0 x 2 x 3 x 4 0 (c) Combined circuit for f and f 2 (b) Function f 2
25 26 Flera utgångar Ex 4.3 x x 2 x 3 x x x 2 x 3 x (c) Optimal realization of f 3 and f 4 together x x 2 x 3 x x x 2 x 3 x (a) Optimal realization of f 3 (b) Optimal realization of f 4
26 27 x x 2 x 3 x x 0 x 4 0 x x 2 f 3 x 4 x x x 2 x 3 x x 2 x 3 0 x 4 f 4 x 2 0 x 4 (d) Combined circuit for f 3 and f 4
27 28 Fel i lab-pm 3.3 Temp <= ( 0 & a) + ( 0 & b) + ( 0 & c) Process (x,y) VARIABLE xy : std_logic_vector( downto 0); begin xy := x & y; case xy is De som saknar labb partner kan komma fram
28 29 I0 I I2 I3 Design example: BCD increment by I 3 I 2 I I 0 O 3 O 2 O O block diagram and truth table O0 O O2 O3 4-variable K-map for each of the 4 output functions X X X X 0 X X X X 0 0 X X X X 0 X X X X 0 X X X X X X X X
29 Design example: BCD increment by (cont d) X O3 I I 0 /I 3 I 2 O2 0 X X 0 0 X X X 0 0 X X X 0 O O3 = I3 I I0 + I3 I0' O2 = I3 I' + I3 I0' + I3 I I0 O = I3 I I0 + I I0' O0 = I0' O0 0 X X 0 X X X X 0 X X X X O(0) = I(0) O()= I(3) I()I(0)+I()I(0) O(2)=I(2)I() +I(2)I(0) +I(2) I()I(0) O(3)=I(2)I()I(0)+I(3)I(0) X 0 X X X X 0 0
30 I VHDL library ieee; use ieee.std_logic_64.all; entity BCDa is port (I : in std_logic_vector (3 downto 0); O : out std_logic_vector (3 downto 0)); end entity BCDa; 3 architecture arch_bcda of BCDa is begin O(0) <= not I(0); O() <= ( ( not I(3)) and (not I() ) and I(0)) or ( I() and ( not I(0))); O(2) <= ( I(2) and ( not I())) or ( I(2) and (not I(0))) or ( (not I(2)) and I() and I(0)); O(3) <= ( I(2) and I() and I(0)) or ( I(3) and (not I(0))); end architecture arch_bcda;
31 I VHDL library ieee; use ieee.std_logic_64.all; use ieee.std_logic_unsigned.all; entity BCDa is port (I : in std_logic_vector (3 downto 0); O : out std_logic_vector (3 downto 0)); end entity BCDa; architecture arch_bcda of BCDa is begin O <= "0000" when I="00" else I+; end architecture arch_bcda; 32 Är dessa lösningar identiska? O(0) = I(0) O()= I(3) I()I(0)+I()I(0) O(2)=I(2)I() +I(2)I(0) +I(2) I()I(0) O(3)=I(2)I()I(0)+I(3)I(0)
32 33 I+; I(3)I(2) I() I(0) O(3)O(2) O()O(0) O(0) = NOT I(0);. O(3)O(2)O()O(0)
33 34 Definition av termer vid två-nivå förenkling Implikator: delkub som innesluts av funktionen. Primimplikator: Kan inte kombineras med någon annan implikator för att skapa en större delkub. Väsentlig primimplikator om den ensam innesluter en eller flera mintermer Mål: Kombinera implikatorer till primimplikatorer. (minska antalet litteraler per term) Täck samtliga mintermer med så få primimplikatorer som möjligt. (minimera antalet produkttermer)
34 35 CD00 0 AB X Examples to illustrate terms 6 prime implicants: A'B'D, BC', AC, A'C'D, AB, B'CD essential minimum cover: AC + BC' + A'B'D AB prime implicants: BD, ABC', ACD, A'BC, A'C'D CD D essential 0 minimum cover: 4 essential implicants 0 0 B 0 0
35 36 Algoritm för två-nivå förenkling Algoritm: minimum summa av produkter ur ett Karnaugh diagram. Välj ett element (minterm) 2. Finn den maximala grupperingen av :or och X i anslutning till elementet. Detta skapar primimplekanterna. ( 2 n st element) Upprepa steg & 2 för alla element för att finna alla primimplekanter. 3. Kontrollera alla ettor i Karnaugh diagrammet Om ettan är täckt av endast en primimplekant så är den primimplekanten essentiell. Ettor tillhörande en essentiell primimplekant behöver ej besökas igen. 4. Om det finns ettor som inte täcks av essentiella primimplekanter så välj det minsta antalet primimplekanter som täcker ettorna.
36 37 Algorithm for two-level simplification (example) A X 0 X 0 X 0 A A 0 D 0 D 0 D C 0 X 0 X 0 0 C 0 X 0 X 0 0 C 0 X 0 X 0 0 B A B 2 primes around A'BC'D' A B 2 primes around ABC'D A X 0 X 0 X 0 0 D 0 D 0 D C 0 X X B 3 primes around AB'C'D' C 0 X X B 2 essential primes C 0 X X B minimum cover (3 primes)
37 38 Quine-McCluskey Exempel: f (x 3,x 2,x,x 0 ) = m(4,5,6,8,9,0,3)+d(0,7,5) 00 x 3 x 2 0 X 3 0 x x 0 X X 0 X 2
38 39 Gruppera termerna efter antal ettor f (x 3,x 2,x,x 0 ) = m(4,5 2,6 2,8,9 2,0 2,3 3 )+d(0 0,7 3,5 4 ) v (0,4) 0-00 v (0,8) -000 v (4,5) 00- v v (4,6) 0-0 v (8,9) 00- v (8,0) 0-0 v (5,7) 0- v v (5,3) -0 v v (6,7) 0- v v (9,3) -0 v (7,5) - v v (3,5) - (4,5,6,7) 0-- (5,7,3,5) --
39 40 f (x 3,x 2,x,x 0 ) = m(4,5 2,6 2,8,9 2,0 2,3 3 )+d(0 0,7 3,5 4 ) (0,4) x 3 x 2 0 (0,8) -000 (8,9) 00- X x x X X 0 X 2 (9,3) -0 (8,0) 0-0 (4,5,6,7) 0-- (5,7,3,5) --
40 4 Hitta en minimal täckand funktion 0,4 (0-00) X ,8 (-000) X 8,9 (00-) X X 8,0 (0-0) X X 9,3 (-0) X X 4,5,6,7 (0--) X X X 5,7,3,5 (--) X X EJ 0,7 och 5 f (x 3,x 2,x,x 0 ) = m(4,5 2,6 2,8,9 2,0 2,3 3 )+d(0 0,7 3,5 4 ) Ej med!!
41 42 Essentiella primimplikanter 0,4 (0-00) X ,8 (-000) X 8,9 (00-) X X 8,0 (0-0) X X 9,3 (-0) X X 4,5,6,7 (0--) X X X 5,7,3,5 (--) X X
42 43 Sammanfattning Quine-McCluskey. Ordna samtliga mintermer och don t care i en tabell efter antalet ettor. 2. Jämför varje minterm med de mintermer som har en etta mer. 3. De som stämmer (skiljer sig i endast en position) bockas av och den förenklade termen skrivs upp. 4. Upprepa 2 & 3 för de nya kolumner som bildas tills det inte går mer. 5. De termer som nu inte är markerade är funktionens primimplekanter.
43 44 Exempel Minimera: f α (x,y,z) = m(3,5)+d(,2) f β (x,y,z) = m(,4,6)+d(2,5) Antal ettor: f α (x,y,z) = m(3 2,5 2 )+d(,2 ) f β (x,y,z) = m(,4,6 2 )+d(2,5 2 ) f(x,y,z) = m( α β,2 αβ,3 2α,4 β,5 2αβ,6 2β )
44 45 f(x,y,z) = m( αβ,2 αβ,3 2α,4 β,5 2αβ,6 2β ) αβ 00 v 2 αβ 00 v 4 β 00 v 3 α 0 5 αβ 0 6 β 0 v v v,3 α 0-,5 αβ -0 2,3 α 0-2,6 β -0 4,5 β 0-4,6 β -0
45 46 f α (x,y,z) = m(3,5)+d(,2) f β (x,y,z) = m(,4,6)+d(2,5) 3α 5α β 4β 6β,3 α 0- x,5 αβ -0 x x 2,3 α 0- x 2,6 β -0 x 4,5 β 0- x 4,6 β -0 x x
46 47 Exempel 4.52 f (x,x2,x3,x4) = m(0,, 3, 4, 7,, 3, 5) + D(9, 2, 4)
47 48 Rad dominans 0, (000-) v v 0,4 (0-00) v v 4,2 (-00) v ,3,9, (-0-) v v v 3,7,,5 (--) v v v v 9,,3,5 (--) v v v 2,3,4,5 (--) v v
48 49 0, (000-) v v ,4 (0-00) v v,3,9, (-0-) v 9,,3,5 (--) v
49 50 Fler nivå logik x = A D F + A E F + B D F + B E F + C D F + C E F + G reducerad summa av-produkter redan förenklad 6 x 3-ingångars AND grind + x 7-ingångars OR grind (finns nog inte!) 25 ledningar (9 litteraler plus 6 interna ledningar) x = (A + B + C) (D + E) F + G faktoriserad form inte skriven som tvånivå S-o-P x 3-ingångars OR, 2 x 2-ingångars OR, x 3-ingångars AND grindar 0 ledningar (7 litteraler plus 3 interna ledningar) A B C D E X F G
50 Konvertera flernivå nät till NOR grindar 5 F = A (B + C D) + B C Vi tillför lämpliga Inverterare bubblor original AND-OR nät C D B A B \C C D B A B \C Level Level 2 Level 3 Level 4 F F Skriver om som NOR grindar \C \D B \A \B C F
51 52 Tid A B C D 0 0 F A B C D F
52 53 Omslag i insignaler - tid Kan vara användbart, skapa pulser Kan orsaka problem felfunktion p g a glitches / harsader
53 54 Sammanfattning kombinatorisk logik Design problem fylla i sanningstabeller ej fullständigt specificerade funktioner förenkla två-nivå nät Realisering av två nivå logik NAND och NOR nät Nätverk av Booleska funktioner och deras tidsegenskaper
54 55 ARCHITECTURE arch_and_4 OF and_4 IS COMPONENT and_2 IS PORT( a,b:in STD_LOGIC; y:out STD_LOGIC); END COMPONENT and_2; SIGNAL i0, i :STD_LOGIC; BEGIN U0:COMPONENT and_2 PORT MAP(a=>a(0),b=>b(0),y=>i0); U:COMPONENT and_2 PORT MAP(a=>a(),b=>b(),y=>i); U2:COMPONENT and_2 PORT MAP(a=>i0,b=>i,y=>y); END arch_and_4;
55 56 Nästa föreläsning Programmable logic array (PLA) Programmable array logic (PAL) Read-only memories (ROM) Field Programmable Gate Array (FPGA) (Mux och demux)
Definition av kombinatorisk logik Olika sätt att representera kombinatorisk logik Minimering av logiska uttryck
KOMBINATORISK LOGIK Innehåll Definition av kombinatorisk logik Olika sätt att representera kombinatorisk logik Minimering av logiska uttryck Boolesk algebra Karnaugh-diagram Realisering av logiska funktioner
Quine McCluskys algoritm
Quine McCluskys algoritm Tabellmetod för att systematiskt finna alla primimplikatorer ƒ(a,b,c,d) = m(4,5,6,8,9,0,3) + d(0,7,5) Moment : Finn alla primimplikatorer Steg: Fyll i alla mintermer i kolumn.
IE1205 Digital Design: F4 : Karnaugh-diagrammet, två- och fler-nivå minimering
IE25 Digital Design: F4 : Karnaugh-diagrammet, två- och fler-nivå minimering Mintermer 2 3 OR f En minterm är en produktterm som innehåller alla variabler och som anger den kombination av :or och :or som
Digitalteknik, fortsättningskurs Föreläsning VHDL Very High Speed Integrated Circuit Hardware Description Language
1 Digitalteknik, fortsättningskurs Föreläsning 2-2012 VHDL Very High Speed Integrated Circuit Hardware Description Language VHDL = VHSIC Hardware Description Language VHSIC = Very High Speed Integrated
Digitalteknik F2. Digitalteknik F2 bild 1
igitalteknik F2 igitalteknik F2 bild Återblick från F: Kombinatoriska och sekventiella kretsar Funktionstabeller ooleska funktioner Logiksymboler esignspråk igitalteknik F2 bild 2 Förenkling av komb. funkt.
Mintermer. SP-form med tre mintermer. William Sandqvist
Mintermer OR f 2 3 En minterm är en produktterm som innehåller alla variabler och som anger den kombination av :or och :or som tillsammans gör att termen antar värdet. SP-form med tre mintermer. f = m
Tentamen i IE1204/5 Digital Design onsdagen den 5/
Tentamen i IE1204/5 Digital Design onsdagen den 5/6 2013 9.00-13.00 Tentamensfrågor med lösningsförslag Allmän information Examinator: Ingo Sander. Ansvarig lärare: William Sandqvist, tel 08-790 4487 (Kista
IE1204 Digital Design
IE1204 Digital Design F1 F3 F2 F4 Ö1 Booles algebra, Grindar MOS-teknologi, minimering F5 F6 Ö2 Aritmetik Ö3 KK1 LAB1 Kombinatoriska kretsar F7 F8 Ö4 F9 Ö5 Multiplexor KK2 LAB2 Låskretsar, vippor, FSM
Tenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2008-08-29 Skrivtid 9.00-13.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng inkl bonus Jourhavande lärare Johan Eriksson Tel 070 589 7911 Tillåtna
VHDL 1. Programmerbara kretsar
VHDL 1 Programmerbara kretsar CPLD FPGA VHDL Kombinatorik with-select-when when-else Sekvensnät process case if-then-else Programmerbara kretsar PLD = programmable logic device CPLD = complex PLD, i princip
Programmerbara kretsar och VHDL 2. Föreläsning 10 Digitalteknik, TSEA22 Oscar Gustafsson Institutionen för systemteknik
Programmerbara kretsar och VHDL 2 Föreläsning 10 Digitalteknik, TSEA22 Oscar Gustafsson Institutionen för systemteknik 2 Dagens föreläsning Programmerbara kretsar igen Mer om processer Egna typer Använda
Digital Design IE1204
Digital Design IE24 F4 Karnaugh-diagrammet, två- och fler-nivå minimering william@kth.se IE24 Digital Design F F3 F2 F4 Ö Booles algebra, Grindar MOS-teknologi, minimering F5 F6 Ö2 Aritmetik Ö3 KK LAB
Digital elektronik CL0090
Digital elektronik CL9 Föreläsning 3 27--29 8.5 2. My Talsystem Binära tal har basen 2 Exempel Det decimala talet 9 motsvarar 2 Den första ettan är MSB, Most Significant Bit, den andra ettan är LSB Least
Tentamen i IE1204/5 Digital Design onsdagen den 5/
Tentamen i IE1204/5 Digital Design onsdagen den 5/6 2013 9.00-13.00 Allmän information Exaator: Ingo Sander. Ansvarig lärare: William Sandqvist, tel 08-790 4487 (Kista IE1204) Tentamensuppgifterna behöver
Maurice Karnaugh. Karnaugh-diagrammet gör det enkelt att minimera Boolska uttryck! William Sandqvist
Maurice Karnaugh Karnaugh-diagrammet gör det enkelt att minimera Boolska uttryck! En funktion av fyra variabler a b c d Sanningstabellen till höger innehåller 11 st 1:or och 5 st 0:or. Funktionen kan uttryckas
Digitalteknik syntes. Digitalteknik syntes Arne Linde 2012
1 Digitalteknik syntes 2012 2 Introduktion Terminsregistrera er - snarast Boka labb tider PingPong (Öppnar 00:01) (Individuella labb tider) Köpa kursmaterial - Cremona 3 Upplägg LV 1 Introduktion, digitalteknik,
Tenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2009-06-04 Skrivtid 9.00-13.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng inkl bonus Jourhavande lärare Per Lindgren Tel 070 376 8150 Tillåtna
D2 och E3. EDA321 Digitalteknik-syntes. Fredag den 13 januari 2012, fm i M-salarna
EDA321 Digitalteknik-syntes D2 och E3 GU DIT795 Tentamen (EDA321-0205) Fredag den 13 januari 2012, fm i M-salarna Examinator Arne Linde, tel. 772 1683 Tillåtna hjälpmedel Inga hjälpmedel tillåtna. Detta
Tentamen i IE1204/5 Digital Design Torsdag 29/
Tentamen i IE1204/5 Digital Design Torsdag 29/10 2015 9.00-13.00 Allmän information ( TCOMK, Ask for an english version of this exam if needed ) Examinator: Ingo Sander. Ansvarig lärare: William Sandqvist
DESIGN AV SEKVENTIELL LOGIK
DESIGN AV SEKVENTIELL LOGIK Innehåll Timing i synkrona nätverk Synkrona processer i VHDL VHDL-kod som introducerar vippor (flip-flops) och latchar Initiering av register Mealy- och Moore-maskiner i VHDL
Tentamen i IE1204/5 Digital Design måndagen den 15/
Tentamen i IE1204/5 Digital Design måndagen den 15/10 2012 9.00-13.00 Allmän information Examinator: Ingo Sander. Ansvarig lärare: William Sandqvist, tel 08-790 4487 (Kista IE1204), Tentamensuppgifterna
Konstruktionsmetodik för sekvenskretsar. Föreläsning 7 Digitalteknik, TSEA22 Mattias Krysander Institutionen för systemteknik
Konstruktionsmetodik för sekvenskretsar Föreläsning 7 Digitalteknik, TSEA22 Mattias Krysander Institutionen för systemteknik 2 Dagens föreläsning Initiering av starttillstånd Programmerbar logik Syntesflödet
VHDL och laborationer i digitalteknik
V:1.1 VHDL och laborationer i digitalteknik Vid laborationskursen i digitalteknik används VHDL till alla laborationerna utom den första. VHDL är ett stort språk och enbart en liten del av språket behövs
SMD033 Digitalteknik. Digitalteknik F1 bild 1
SMD033 Digitalteknik Digitalteknik F1 bild 1 Vi som undervisar Anders Hansson A3209 91 230 aha@sm.luth.se Digitalteknik F1 bild 2 Registrering Registrering via email till diglabs@luth.se Digitalteknik
2.1 Disjunktiv och konjunktiv normalform
Kapitel 2 Booleska funktioner 2. Disjunktiv och konjunktiv normalform Låt x,..., x n vara booleska variabler. En boolesk funktion f(x,..., x n ) är då en funktion av variablerna x,..., x n som antar något
Hjälpmedel: Appendix A. VHDL-syntax. (bifogas detta prov) Appendix B.2. IEEE-package (bifogas detta prov)
7HQWDPHQL.XQGDQSDVVDGHNUHWVDUI U(P Datum: 991012 Tid: 8.00-13.00 Lokal: E138 Hjälpmedel: Appendix A. VHDL-syntax. (bifogas detta prov) Appendix B.2. IEEE-package (bifogas detta prov) Vid eventuella frågor
Angående buffer. clk clear >=1 =9?
10.VHDL3 Repetition buffer, record, loop kombinaoriska processer Varning latchar, hasard CPU-embryo VHDL-kod för mikromaskin med hämtfas Minnen i FGPA Distributed RAM (LUT) Block-RAM 1 Angående buffer
Tentamen med lösningar i IE1204/5 Digital Design Torsdag 29/
Tentamen med lösningar i IE4/5 Digital Design Torsdag 9/ 5 9.-. Allmän information Examinator: Ingo Sander. Ansvarig lärare: William Sandvist tel 8-794487 Tentamensuppgifterna behöver inte återlämnas när
Konstruktionsmetodik för sekvenskretsar
Konstruktionsmetodik för sekvenskretsar Digitalteknik Föreläsning 7 Mattias Krysander Institutionen för systemteknik Dagens föreläsning Inför laboration 2 Synkronisering av insignaler Asynkrona ingångar
Tentamen med lösningar för IE1204/5 Digital Design Torsdag 15/
Tentamen med lösningar för IE4/5 Digital Design Torsdag 5/ 5 9.-. Allmän information Eaminator: Ingo Sander. Ansvarig lärare: Kista, William Sandqvist, tel 8-79 44 87. KTH Valhallavägen, Fredrik Jonsson,
Konstruktion av digitala system - VHDL
Konstruktion av digitala system - VHDL Digitalteknik - Föreläsning 10 Mattias Krysander Institutionen för systemteknik Dagens föreläsning Programmerbara kretsar Kombinationskretsar i VHDL with-select-when,
IE1204/IE1205 Digital Design
TENTAMEN IE1204/IE1205 Digital Design 2012-12-13, 09.00-13.00 Inga hjälpmedel är tillåtna! Hjälpmedel Tentamen består av tre delar med sammanlagd tolv uppgifter, och totalt 30 poäng. Del A1 (Analys) innehåller
Tenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2009-08-28 Skrivtid 9.00-13.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng inkl bonus Jourhavande lärare Per Lindgren Tel 070 376 8150 Tillåtna
Digital Design IE1204
Digital Design IE24 F2 : Logiska Grindar och Kretsar, Boolesk Algebra william@kth.se IE24 Digital Design F F3 F2 F4 Ö Booles algebra, Grindar MOS-teknologi, minimering F5 F6 Ö2 Aritmetik Ö3 KK LAB Kombinatoriska
Tenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2011-08-26 Skrivtid 9.00-14.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng Jourhavande lärare Per Lindgren Tel 070 376 8150 Tillåtna hjälpmedel
L15 Introduktion modern digital design
L15 Introduktion modern digital design Upplägg LP2 F15 Introduktion till modern digital design F16 Kombinatoriska nät i VHDL F17 Sekvensnät i VHDL F18 Gästföreläsning (Advenica, fortsättningskurser) F19
FÖRELÄSNING 8 INTRODUKTION TILL DESIGN AV DIGITALA ELEKTRONIKSYSTEM
FÖRELÄSNING 8 INTRODUKTION TILL DESIGN AV DIGITALA ELEKTRONIKSYSTEM Innehåll Designflöde Översikt av integrerade kretsar Motivation Hardware Description Language CAD-verktyg 1 DESIGNFLÖDE FÖR DIGITALA
GRUNDER I VHDL. Innehåll. Komponentmodell Kodmodell Entity Architecture Identifierare och objekt Operationer för jämförelse
GRUNDER I VHDL Innehåll Komponentmodell Kodmodell Entity Architecture Identifierare och objekt Operationer för jämförelse KOMPONENTMODELL Modell för att beskriva komponenter Externt interface Intern funktion
Programmerbara kretsar och VHDL. Föreläsning 9 Digitalteknik Mattias Krysander Institutionen för systemteknik
Programmerbara kretsar och VHDL Föreläsning 9 Digitalteknik Mattias Krysander Institutionen för systemteknik Kursinformation VHDL-delen Lektion 7 : Datorlektion i VHDL+Xilinx [pdf] Lab 3 : Programmerbara
Digital elektronik CL0090
Digital elektronik CL9 Föreläsning 5 27-2-2 8.5 2. Naxos Demonstration av uartus programvara. Genomgång av uartus flödesschema. Detta dokument finns på kurshemsidan. http://www.idt.mdh.se/kurser/cl9/ VHDL-kod
Omtentamen IE Digital Design Måndag 14/
Omtentamen IE204-5 Digital Design Måndag 4/3 206 4.00-8.00 Allmän information ( TCOMK, Ask for an english version of this exam if needed ) Examinator: Ingo Sander. Ansvarig lärare: Kista, William Sandqvist
EDA Digital och Datorteknik 2009/2010
EDA45 - Digital och Datorteknik 29/2 EDA 45 - Digital och Datorteknik 29/2, lärobokens kapitel 3 Ur innehållet: Satslogik och Boolesk algebra Grindar Funktionstabell Binär evaluering Normal orm/förenklad
Laboration D181. ELEKTRONIK Digitalteknik. Kombinatoriska kretsar, HCMOS. 2008-01-24 v 2.1
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Christer Ardlin/Lars Wållberg/ Dan Weinehall/Håkan Joëlson 2008-01-24 v 2.1 ELEKTRONIK Digitalteknik Laboration D181 Kombinatoriska kretsar,
Programmerbara kretsar och VHDL. Föreläsning 9 Digitalteknik Mattias Krysander Institutionen för systemteknik
Programmerbara kretsar och VHDL Föreläsning 9 Digitalteknik Mattias Krysander Institutionen för systemteknik Kursinformation Lektion 7 : Datorlektion i Modelsim+VHDL Lab 3 : Programmerbara kretsar och
Tentamen i IE Digital Design Fredag 21/
Tentamen i IE204-5 Digital Design Fredag 2/0 206 09.00-3.00 Allmän information (TCOMK, Ask for an english version of this exam if needed) Examinator: Ingo Sander. Ansvarig lärare: Kista, William Sandqvist
Styrteknik: Grundläggande logiska funktioner D2:1
Styrteknik: Grundläggande logiska funktioner D2:1 Digitala kursmoment D1 Boolesk algebra D2 Grundläggande logiska funktioner D3 Binära tal, talsystem och koder Styrteknik: Grundläggande logiska funktioner
IE1204/5 Digital Design typtenta
IE1204/5 Digital Design typtenta Del A1 tio korta Analys-uppgifter 1p totalt 10p Rättas bara Rätt/Fel! Observera minst 6p på A1 om vi ska rätta vidare! Del A2 två Metodikuppgifter om totalt 10p. Rättas
Tenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2010-08-27 Skrivtid 9.00-14.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng inkl bonus Jourhavande lärare Per Lindgren Tel 070 376 8150 Tillåtna
Programmerbara kretsar och VHDL. Föreläsning 10 Digitalteknik, TSEA22 Mattias Krysander Institutionen för systemteknik
Programmerbara kretsar och VHDL Föreläsning 10 Digitalteknik, TSEA22 Mattias Krysander Institutionen för systemteknik 3 Dagens föreläsning Programmerbara kretsar Kombinationskretsar i VHDL with-select-when,
Omtentamen med lösningar i IE1204/5 Digital Design Fredag 10/
Omtentamen med lösningar i IE24/5 Digital Design Fredag /4 25 8.-2. Allmän information Examinator: Ingo Sander. Ansvarig lärare: William Sandvist, tel 8-794487 / Fredrik Jonsson Tentamensuppgifterna behöver
Lösningförslag till Exempel på tentamensfrågor Digitalteknik I.
Lösningförslag till Exempel på tentamensfrågor Digitalteknik I.. Uttryckt i decimal form: A=28+32+8 + 2 =70 B=59 C=7 A+B+C=246 2. Jag låter A' betyda "icke A" A'B'C'D'+ABC'D'+A'BCD'+AB'CD'=D'(A'(B'C'+BC)+A(BC'+B'C))=
EDA Digital och Datorteknik 2010/2011
EDA45 - Digital och Datorteknik 2/2 EDA 45 - Digital och Datorteknik 2/2, lärobokens kapitel 3 Ur innehållet: Satslogik och Boolesk algebra Grindar Funktionstabell Binär evaluering Normal orm/förenklad
-c wc. Pre- Next state Out- Vi ser att tillstånden är redan sorterade i grupper med olika utsignaler,
9.17 Vi översätter beskrivningen till ett flödesdiagram, Figur E9.17a -c -c z=1 E A z=1 E A z=0 z=0 z=0 D z=0 D Figur E9.17a Flödesdiagram B z=0 B z=0 C z=0 C z=0 som vi i sin tur översätter till en flödestabell,
Omtentamen med lösningar IE Digital Design Måndag 14/
Omtentamen med lösningar IE204-5 Digital Design Måndag 4/3 26 4.-8. Allmän information ( TCOMK, Ask for an english version of this exam if needed Examinator: Ingo Sander. Ansvarig lärare: Kista, William
Sanningstabell. En logisk funktion kan också beskrivas genom en sanningstabell (truth table) 1 står för sann (true) 0 står för falsk (false)
Sanningstabell En logisk funktion kan också beskrivas genom en sanningstabell (truth table) 1 står för sann (true) 0 står för falsk (false) ND OR Logiska grindar ND-grinden (OCH) IEC Symbol (International
IE1204/5 Digital Design typtenta
IE1204/5 Digital Design typtenta Del A1 tio korta Analys-uppgifter 1p totalt 10p Rättas bara Rätt/Fel! Observera minst 6p på A1 om vi ska rätta vidare! Del A2 två Metodikuppgifter om totalt 10p. Rättas
Digital- och datorteknik
Digital- och datorteknik Föreläsning #5 Biträdande professor Jan Jonsson Institutionen för data- och informationsteknik Chalmers tekniska högskola Vad är ett bra grindnät? De egenskaper som betraktas som
Simulering med ModelSim En kort introduktion
Linköpings universitet Institutionen för systemteknik Laborationer i digitalteknik Datorteknik 2018 Simulering med ModelSim En kort introduktion TSEA22 Digitalteknik D TSEA51 Digitalteknik Y TSEA52 Digitalteknik
Programmerbar logik (PLD) Programmeringsspråket VHDL Kombinatoriska funktioner i VHDL för PLD Sekvensfunktioner i VHDL för PLD
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Håkan Joëlson 2003-09-15 v 2.1 DIGITALTEKNIK Laboration D163 Programmerbar logik (PLD) Programmeringsspråket VHDL Kombinatoriska funktioner
DIGITALTEKNIK. Laboration D172
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Håkan Joëlson 2006-02-24 v 1.2 DIGITALTEKNIK Laboration D172 Programmerbar logik (PLD) Programmeringsspråket VHDL Kombinatoriska funktioner
DIGITALTEKNIK I. Laboration DE1. Kombinatoriska nät och kretsar
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Björne Lindberg/Håkan Joëlson John Berge 2013 DIGITALTEKNIK I Laboration DE1 Kombinatoriska nät och kretsar Namn... Personnummer... Epost-adress...
Digital- och datorteknik
Digital- och datorteknik Föreläsning #3 Biträdande professor Jan Jonsson Institutionen för data- och informationsteknik Chalmers tekniska högskola Logikgrindar Från data till digitala byggblock: Kursens
Tentamen i Digitala system - EITA15 15hp varav denna tentamen 4,5hp
Tentamen i Digitala system - EITA15 15hp varav denna tentamen 4,5hp Institutionen för elektro- och informationsteknik Campus Helsingborg, LTH 2018-01-09 8.00-13.00 (förlängd 14.00) Uppgifterna i tentamen
Switchnätsalgebra. Negation, ICKE NOT-grind (Inverterare) Konjunktion, OCH AND-grind. Disjunktion, ELLER OR-grind
Dagens öreläsning behandlar: Läroboken kapitel 3 Arbetsboken kapitel,3 Ur innehållet: Satslogik och Grindar Funktionstabell Binär evaluering Normal orm/förenklad orm/ Minimal orm Karnaughdiagram Negation,
Tentamen med lösningar i IE1204/5 Digital Design Måndag 27/
Tentamen med lösningar i IE04/5 Digital Design Måndag 7/0 04 9.00-3.00 Allmän information Examinator: Ingo Sander. Ansvarig lärare: Elena Dubrova /William Sandvist, tel 08-7904487 Tentamensuppgifterna
Programmerbara kretsar och VHDL 1. Föreläsning 9 Digitalteknik, TSEA22 Oscar Gustafsson, Mattias Krysander Institutionen för systemteknik
Programmerbara kretsar och VHDL 1 Föreläsning 9 Digitalteknik, TSEA22 Oscar Gustafsson, Mattias Krysander Institutionen för systemteknik 3 Dagens föreläsning Programmerbara kretsar Kombinationskretsar
IE1205 Digital Design. F2 : Logiska Grindar och Kretsar, Boolesk Algebra. Fredrik Jonsson KTH/ICT/ES
IE1205 Digital Design F2 : Logiska Grindar och Kretsar, oolesk Algebra Fredrik Jonsson KTH/ICT/ES fjon@kth.se Switch En switch har två lägen Sluten/Till (Closed/On) Öppen/Från (Open/Off) Sluten Öppen x
Tentamen med lösningar i IE Digital Design Fredag 21/
Tentamen med lösningar i IE04-5 Digital Design Fredag /0 06 09.00-3.00 Allmän information (TCOMK, Ask for an english version of this exam if needed) Examinator: Ingo Sander. Ansvarig lärare: Kista, William
ÅBO AKADEMI LOGIKSTYRNING. Hannu Toivonen Jari Böling. Augusti 2012. Biskopsgatan 8 FIN 20500 Åbo Finland
ÅBO AKADEMI TEKNISKA FAKULTETEN Laboratoriet för reglerteknik DEPARTMENT OF ENGINEERING Process Control Laboratory LOGIKSTYRNING Hannu Toivonen Jari Böling Augusti 202 Biskopsgatan 8 FIN 20500 Åbo Finland
VHDL2. Sekvensnätsexemplet
VHDL2 Moder portsatsen Datatyper Ett exempel, stegmotorstyrning Labben Hierarkisk konstruktion, instantiering Kombinatorisk process Record, loop Sekvensnätsexemplet 1(0) 1(0) 1(1) 00 0(0) 01 11 10 1(1)
Grundläggande Datorteknik Digital- och datorteknik
Grundläggande Datorteknik Digital- och datorteknik Kursens mål: Fatta hur en dator är uppbggd (HDW) Fatta hur du du programmerar den (SW) Fatta hur HDW o SW samverkar Digital teknik Dator teknik Grundläggande
Tenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2010-06-01 Skrivtid 9.00-14.00 (5 timmar) Maximalt resultat 50 poäng Godkänt resultat 25 poäng inkl bonus Jourhavande lärare Per Lindgren Tel 070 376
Digital elektronik CL0090
Digital elektronik CL0090 Föreläsning 2 2007-0-25 08.5 2.00 Naos De logiska unktionerna implementeras i grindar. Här visas de vanligaste. Svenska IEC standard SS IEC 87-2 Amerikanska ANSI/IEEE Std.9.984
Tentamen i EDA320 Digitalteknik för D2
CHALMERS TEKNISKA HÖGSKOLA Institutionen för datorteknik Tentamen i EDA320 Digitalteknik för D2 Tentamenstid: onsdagen den 2 mars 997 kl 4.5-8.5. Sal: vv Examinator: Peter Dahlgren Tel. expedition 03-772677.
Strukturell VHDL. Grundläggande kunskaper om. och TESTBÄDD. UMEÅ UNIVERSITET Tillämpad fysik och elektronik Lars Wållberg ver 1.
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Lars Wållberg 2005-01-01 ver 1.0 Grundläggande kunskaper om Strukturell VHDL och TESTBÄDD Innehållsförteckning. sid Strukturbeskrivning 2 Digitalkonstruktionen
Tentamen i Digital Design
Kungliga Tekniska Högskolan Tentamen i Digital Design Kursnummer : Kursansvarig: 2B56 :e fo ingenjör Lars Hellberg tel 79 7795 Datum: 27-5-25 Tid: Kl 4. - 9. Tentamen rättad 27-6-5 Klagotiden utgår: 27-6-29
Facit till övningsuppgifter Kapitel 4 Kombinatoriska nät Rita in funktionen i ett Karnaughdiagram och minimera
Facit till övningsuppgiter Kapitel 4 Kombinatoriska nät 4-4. Rita in unktionen i ett Karnaughdiagram och minimera ör disjunktiv orm z w ör konjunktiv orm z w a) ='z'+w c) = ( + z')(w + ') = (de Morgan)
Introduktion till Xilinx CPLD och ISE WebPack 6.2 Version NV
Introduktion till Xilinx CPLD och ISE WebPack 6.2 Version NV Introduktionen beskriver grunderna för att använda programvaran Xilinx ISE WebPack 6.2.03 tillsammans med en CPLD (Complex Programmable Logic
DESIGN AV KOMBINATORISK LOGIK
DESIGN AV KOMBINATORISK LOGIK Innehåll Fördröjninar i kombinatorisk loik Byblock för kombinatorisk loik Multilexer / De-multilexer Kodare / Avkodare Aritmetiska Funktioner GATE-DELAYS Gate-delay är tiden
Tentamen IE Digital Design Måndag 23/
Tentamen IE104-5 Digital Design Måndag 3/10 017 14.00-18.00 Allmän information ( TCOMK, Ask for an english version of this exam if needed ) Examinator: Ingo Sander. Ansvarig lärare: Kista, William Sandqvist
Digital- och datorteknik, , Per Larsson-Edefors Sida 1
Digitala it elektroniksystem t Professor Per Larsson-Edefors perla@chalmers.se Digital- och datorteknik, 101122, Per Larsson-Edefors Sida 1 Introduktion Konstruktionsalternativ Kretskort med diskreta standardkomponenter.
Lösningsföslag till Exempel på tentamensuppgifter i Digitalteknik I
Lösningsföslag till Exempel på tentamensuppgifter i Digitalteknik I Flervalsfrågor. A 2. C 3. B 4. D 5. A 6. B 7. C 8. D 9. C 0. B. B 2. C 3. A 4. C 5. A Problemuppgifter. Uttryckt i decimal form: A=28+32+8
Switch. En switch har två lägen. Sluten/Till (Closed/On) Öppen/Från (Open/Off) Sluten. Öppen. Symbol. William Sandqvist
Switch En switch har två lägen Sluten/Till (Closed/On) Öppen/Från (Open/Off) Sluten Öppen = = Symbol S Implementering av logiska funktioner Switchen kan användas för att implentera logiska funktioner Power
Digitala projekt Elektro- och informationsteknik
Digitala projekt Elektro- och informationsteknik Digitala projekt (I) VT1 huvudsakligen teori och VT2 konstruktionsarbete i projektlabb 10 hp motsvarar ca 7 veckor heltid! Godkännande; U, G Gruppstorlek;
VHDL2. Sekvensnätsexemplet
VHDL2 Moder portsatsen Datatyper Ett exempel, stegmotorstyrning Labben Hierarkisk konstruktion, instantiering Kombinatorisk process Record, loop Sekvensnätsexemplet 1(0) 1(0) 1(1) 00 0(0) 01 11 10 1(1)
Tentamen med lösningar i IE Digital Design Fredag 15/
Tentamen med lösningar i IE4-5 Digital Design Fredag 5/ 6 4.-8. Allmän information (TCOMK, Ask for an english version of this exam if needed Examinator: Ingo Sander. Ansvarig lärare: Kista, William Sandvist
Chalmers ekniska Högskola Institutionen för Data- och Informationsteknik. EDA 321 Digitalteknik syntes Laboration 2 - VHDL
Chalmers ekniska Högskola Institutionen för Data- och Informationsteknik EDA 321 Digitalteknik syntes 2011-2012 Laboration 2 - VHDL 1. Enkelt sekvensnät 2. Trafikräknare i VHDL 3. Syntes av VHDL-kod Namn
TSEA22 Digitalteknik 2019!
1(45) 2019 Mattias Krysander Ingemar Ragnemalm D D 1(45) Föreläsning 4. Komb2. Denna föreläsning: Labb 1 Adderare Lite mer om kombinationskretsar 2(45)2(45) Förra föreläsningen: Några kombinationskretsar.
Tentamen i Digitala system - EDI610 15hp varav denna tentamen 4,5hp
Tentamen i Digitala system - EDI610 15hp varav denna tentamen 4,5hp Institutionen för elektro- och informationsteknik Campus Helsingborg, LTH 2016-12-22 8.00-13.00 Uppgifterna i tentamen ger totalt 60
Laboration D151. Kombinatoriska kretsar, HCMOS. Namn: Datum: Epostadr: Kurs:
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Christer Ardlin/Lars Wållberg/ Håkan Joëlson 2000-01-28 v 2.3 ELEKTRONIK Digitalteknik Laboration D151 Kombinatoriska kretsar, HCMOS Namn:
Tenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2012-12-17 Skrivtid 9.00-14.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng Jourhavande lärare Per Lindgren Tel 070 376 8150 Tillåtna hjälpmedel
PARALLELL OCH SEKVENTIELL DATABEHANDLING. Innehåll
PARALLELL OCH SEKVENTIELL DATABEHANDLING Innehåll Parallellism i VHDL Delta delays och Simuleringstid VHDLs simuleringscykel Aktivering av Processer Parallella och sekventiella uttryck 1 Controller PARALLELLISM
IE1204 Digital Design
IE204 Digital Design F F3 F2 F4 Ö Booles algebra, Grindar MOS-teknologi, minimering F5 F6 Ö2 Aritmetik Ö3 KK LAB Kombinatoriska kretsar F7 F8 Ö4 F9 Ö5 Multiplexor KK2 LAB2 Låskretsar, vippor, FSM F0 F
Tentamen IE Digital Design Fredag 15/
Tentamen IE204-5 Digital Design Fredag 5/ 206 4.00-8.00 Allmän information ( TCOMK, Ask for an english version of this exam if needed ) Examinator: Ingo Sander. Ansvarig lärare: Kista, William Sandqvist
VHDL Basics. Component model Code model Entity Architecture Identifiers and objects Operations for relations. Bengt Oelmann -- copyright
BO 1 VHDL Basics Outline Component model Code model Entity Architecture Identifiers and objects Operations for relations Bengt Oelmann -- copyright 2002 1 Component model Model for describing components
Kombinationskretsar. Föreläsning 4 Digitalteknik Mattias Krysander Institutionen för systemteknik
Kombinationskretsar Föreläsning 4 Digitalteknik Mattias Krysander Institutionen för systemteknik Dagens föreläsning Laboration 1 Adderare Konstruktion med minne 3 Laborationsinformation TSEA51/52: Deadline
Tentamen med lösningar IE Digital Design Måndag 23/
Tentamen med lösningar IE04-5 Digital Design Måndag 3/0 07 4.00-8.00 Allmän information ( TCOMK, Ask for an english version of this exam if needed ) Examinator: Ingo Sander. Ansvarig lärare: Kista, William
DIGITALTEKNIK. Laboration D161. Kombinatoriska kretsar och nät
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik jörne Lindberg/Håkan Joëlson 2003-09-15 v 2.2 DIGITALTEKNIK Laboration D161 Kombinatoriska kretsar och nät Innehåll Uppgift 1...Grundläggande
Tentamen IE Digital Design Fredag 13/
Tentamen IE204-5 Digital Design Fredag / 207 08.00-2.00 Allmän information ( TCOMK, Ask for an english version of this exam if needed ) Examinator: Ingo Sander. Ansvarig lärare: Kista, William Sandqvist
Tentamen IE1204 Digital Design Måndag 15/
Tentamen IE1204 Digital Design Måndag 15/1 2018 14.00-18.00 Allmän information (Ask for an English version of this exam if needed) Examinator: Carl-Mikael Zetterling Ansvarig lärare vid tentamen: Carl-Mikael