DESIGN AV KOMBINATORISK LOGIK
|
|
|
- Stefan Eklund
- för 5 år sedan
- Visningar:
Transkript
1 DESIGN AV KOMBINATORISK LOGIK Innehåll Fördröjninar i kombinatorisk loik Byblock för kombinatorisk loik Multilexer / De-multilexer Kodare / Avkodare Aritmetiska Funktioner
2 GATE-DELAYS Gate-delay är tiden det tar för en ändrin å en inån att resultera i en ändrin å utånen. A B & Z t LH Proaation delay Low-to-Hih A Hih-to-Low B Z t LH t HL t HL Mäts från där sinalen nådde 5% av sitt slutiltia värde. Coyriht (c) Miun 4
3 FÖRDRÖJNINGAR I KOMBINATORISK LOGIK Bestäm fördröjninen i ett kombinatoriskt nätverk. Loisk funktion A B f C D C B A D t -cf f t -df Fördröjninar för alla sinalväar: t HL-af, t LH-af t HL-bf, t LH-bf t HL-cf, t LH-cf t HL-df, t LH-df Den länsta väen I nätverket (t -cf eller t -df ): T -cf = ns =.3 ns Gate delays från datablad Gate Inv and or3 Delay tlh =. thl =.9 tlh =.3 thl =.35 tlh =.47 thl =.43 Coyriht (c) Miun 4 3
4 MULTIPLEXER / DEMULTIPLEXER Väljer varifrån oerand A tas A A B B Väljer varifrån oerand B tas Sa MUX MUX Sb A B Sum Väljer var summan ska skickas (S eller S) DEMUX Ss S S Coyriht (c) Miun 4 4
5 4-TO- MULTIPLEXER I VHDL architecture rtl of mux4_ is bein -- rtl rocess (I, I, I, I3, S, S) variable sel: bit_vector( downto ); bein -- rocess comb sel := S & S; case sel is when "" => Y <= I; when "" => Y <= I; when "" => Y <= I; when others => Y <= I3; end case; end rocess; end rtl; Alla inånar 4- Multilexer Konkatenerar bitarna till en bitvektor så att man enkelt kan hantera casesatserna I I I I3 S S Y Coyriht (c) Miun 4 5
6 GENERELL N -TO- MULTIPLEXER library IEEE; use IEEE.STD_LOGIC_64.all; use IEEE.STD_LOGIC_ARITH.all; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity muxn_ is eneric ( N : inteer := 3); -- lo(number of inuts) ort ( I: in std_loic_vector((**n - ) downto ); S: in std_loic_vector(n- downto ); Y : out std_loic); end muxn_; architecture rtl of muxn_ is bein -- rtl rocess (I, S) variable v_s : inteer; bein v_s := conv_inteer(s); Y <= I(v_S); end rocess; end rtl; Möjliör arametriserade komonenter N n - Multilexer Konverterar sinalen S från bitvektor till Inteer (v_s) Använd v_s för att avöra vilken av inånarna som ska tilldelas till utånen Y. I S N Y Coyriht (c) Miun 4 6
7 DEMULTIPLEXER -4 Demultilexer Y architecture rtl of demux_4 is bein rocess (A, S, S) S bein case S&S is when "" => Y <= A; Y <= ; Y <= ; Y3 <= ; when "" => Y <= ; Y <= A; Y <= ; Y3 <= ; when "" => Y <= ; Y <= ; Y <= A; Y3 <= ; when others => Y <= ; Y <= ; Y <= ; Y3 <= A; end case; end rocess; end rtl; A S Y Y Y3 Coyriht (c) Miun 4 7
8 AVKODARE I ALLMÄNHET Avkodare (Decoder) Kombinatoriskt nät med en eller fler inånar, och fler än en utån. Antalet inånar är samma eller färre än antalet utånar. Konverterar en inut-code till en outut-code One-to-one main För varje inut-code finns det endast en outut-code Avkodare Inut-code Outut-code Coyriht (c) Miun 4 8
9 AVKODARE/KODARE I ALLMÄNHET Kodare/Avkodare Binary Gray BCD- One-hot Any code Binary Gray BCD One-hot Any code Coyriht (c) Miun 4 9
10 -4 BINÄR AVKODARE I VHDL architecture rtl of decoder 4 is bein -- rtl I rocess (I, I) I variable I : bit_vector( downto ); bein -- rocess I := I & I; case I is when "" => Y3 <= ; Y <= ; Y <= ; Y <= ; when "" => Y3 <= ; Y <= ; Y <= ; Y <= ; when "" => Y3 <= ; Y <= ; Y <= ; Y <= ; when "" => Y3 <= ; Y <= ; Y <= ; Y <= ; end case; end rocess; end rtl; -4 decoder Y Y Y Y3 Coyriht (c) Miun 4
11 N-TO- N BINÄR AVKODARE entity decoder_n_m is eneric ( n : inteer := 3; -- number of inuts m : inteer := 8); -- number of oututs (=**n) ort ( I: in std_loic_vector(n- downto ); Y: out std_loic_vector(m- downto ) ); end decoder_n_m; n n to n decoder Konverterar sinalen I till en inteer I Y n architecture rtl of decoder_n_m is bein rocess(i) variable v_i: inteer; -- inteer values for inut bein v_i := conv_inteer(i); Y <= conv_std_loic_vector(**v_i,m); end rocess; end architecture; Konverterar det avkodade värdet från inteer till en m-bitars bitvektor. Coyriht (c) Miun 4
12 EXEMPEL PÅ AVKODARE 7-sement dislay LED (Liht Emittin Diode) Drivkretsar Avkodare LCD (Liquid Crystal Dislay) BCD inut-tal Coyriht (c) Miun 4
13 7-SEGMENT DISPLAY Varje sement är en LED som kan slås å searat För att visa siffran 5 ska sementen a, f,, c och d lysa. Coyriht (c) Miun 4 3
14 AVKODARE FÖR 7-SEGM. DISPLAY Inut-kod: BCD (tal från till 9) Outut-kod: 7-sements-kod Nr D C B A a b c d e f A B C D a b c d e f Coyriht (c) Miun 4 4
15 7-SEGMENTS DISPLAY Common anode Common cathode Oututs är active low Oututs är active hih Coyriht (c) Miun 4 5
16 7-SEGMENTS AVKODARE I VHDL Generell avkodare Kan driva både Common cathode och Common anode dislayer entity ss_decoder is eneric ( cc_ca : bit := ); ort ( Ai, Bi, Ci, Di: in bit; a, b, c, d, e, f, : out bit ); end ss_decoder; / Ai Bi Ci Di cc_ca a b c d e f Väljer om avkodaren driver en common cathode eller en common anode dislay Coyriht (c) Miun 4 6
17 FORTS. 7-SEGMENT AVKODARE I VHDL architecture rtl of ss_decoder is bein -- rtl rocess (Ai, Bi, Ci, Di) variable BCD_strin : bit_vector(3 downto ); variable control_strin : bit_vector(6 downto ); bein -- rocess BCD_strin := Di & Ci & Bi & Ai; case BCD_strin is when "" => control_strin := ""; when "" => control_strin := ""; when "" => control_strin := ""; when "" => control_strin := ""; when "" => control_strin := ""; when "" => control_strin := ""; when "" => control_strin := ""; when "" => control_strin := ""; when "" => control_strin := ""; when "" => control_strin := ""; when others => control_strin := ""; end case; Skaa en bitvektor för inut-koden Coyriht (c) Miun 4 7
18 FORTS. 7-SEGMENT AVKODARE I VHDL -- Common Cathode if cc_ca = then a <= control_strin(6); b <= control_strin(5); c <= control_strin(4); d <= control_strin(3); e <= control_strin(); f <= control_strin(); <= control_strin(); -- Common Anode else a <= not control_strin(6); b <= not control_strin(5); c <= not control_strin(4); d <= not control_strin(3); e <= not control_strin(); f <= not control_strin(); <= not control_strin(); end if; end rocess; end rtl; Sinaler är active hih för common cathode Sinaler är active low för common anode, och måste inverteras Coyriht (c) Miun 4 8
19 EXEMPEL PÅ ANVÄNDNING AV BINÄR 4- KODARE Enhet 3 larm 4- kodare Enhet larm Enhet larm u 3 u u u a a A= Enhet larm Enhet larmar A= Vad händer om två enheter larmar samtidit? Coyriht (c) Miun 4 9
20 PRIORITETSKODARE Inånarna har inbördes rioritet När fler än en inån är aktiv så enereras en kod för den inån som har höst rioritet Exemel: Låt insinal 3 ha höst rioritet, näst höst, o.s.v rioriterin 4- kodare c 3 c c c 3 u 3 u u u a a 3 = c 3 = c c 3 = c c 3 c = c c 3 c c Coyriht (c) Miun 4
21 PRIORITETSKODARE Inbördes rioritet för inånarna Om fler än en inut är aktiv enereras en kod för inånen med höst rioritet rioencoder library IEEE; use IEEE.STD_LOGIC_64.all; entity rioencoder is ort ( C3, C, C, C: in std_loic; A, A : out std_loic); end rioencoder; riority c 3 c c c 3 4- coder u 3 u u u a a Coyriht (c) Miun 4
22 FORTS. PRIORITETSKODARE architecture rtl of rioencoder is bein -- rtl rocess (C3, C, C, C) variable out_vector : std_loic_vector( downto ); bein if C3= then out_vector := "; elsif C = then out_vector := "; elsif C = then out_vector := "; elsif C= then out_vector := "; end if; A <= out_vector(); A <= out_vector(); end rocess; end rtl; Coyriht (c) Miun 4
23 ADDERARE Carry-Rile Adder Enkel Lånsam a N- b N- a 3 b 3 a b a b a b c out a b FA c out c in a b FA c out c in a b FA c out c in a b FA c out c in a b FA c out c in c in s N- s 3 s s s Fördröjnin för en n- bitars adderare är nt FA Coyriht (c) Miun 4 3
24 CARRY-LOOKAHEAD-ADDER Snabb adderare Accelererar beräkninen av carry-bitarna Princi: Betrakta flera bitar å samma ån. Exemel: + X Y + X Y S S I en carry-rile adderare betraktar vi endast en bit i taet, och resultatet från föreående osition används. I en Carry-Lookahead Adderare betraktas även bitarna i osition när vi tar fram carry in för osition. Coyriht (c) Miun 4 4
25 LOGIK FÖR CARRY-LOOKAHEAD Loik för att beräkna carry-bitarna + X Y S x i y i x i- y i- x i+ y i+ a b FA c in Carry-Lookahed Loic c i S i Seciell loik för att beräkna carry Coyriht (c) Miun 4 5
26 LOGIK FÖR CARRY-LOOKAHEAD Loik för Carry-Lookahead baseras å två funktioner Carry enerate: i x i y i Addition i osition i enererar en carry om den roducerar en carry= oberoende av värdena å x i-, y i-, x, y, c Carry roaate: i x i y i Addition i osition i roaerar en carry om den roducerar en carry= (c i+ ) när x i-, y i-, x, y, c roducerar en carry-in (C i =) Ett ste i adderaren enererar en carry (c i+ ): c i i i c i Om inånarna (x i, y i ) antinen enererar en carry ( i =) eller det steet roaerar ett carry-in från ett tidiare ste ( i =) Coyriht (c) Miun 4 6
27 EXEMPEL: FUNKTIONER FÖR PROPAGATE OCH GENERATE X + Y i i i c i x x i i i i i y y i c X Y + C S Addition utan carry-roaation Coyriht (c) Miun 4 7
28 Coyriht (c) Miun 4 UTVECKLA UTTRYCK FÖR CLA-LOGIK 8 Utveckla uttryck för c, c, c 3 och c 4 c c c c ( ) c c 3 c c ( ) c c c c ( ) 3 3 c c c, c, c 3 och c 4 är funktioner av och
![-BIT CLA ADDERARE X[-8] Y[-8] X[7-4] Y[7-4] X[3-] Y[3-] P G P G Länsta fördröjnin P G P[-8] G[-8] P[7-4] G[7-4] P[3-] G[3-]](/docs-images/83/88796755/images/29-1.jpg "CLA-L C8 CLA-L C4 CLA-L X[-8] Y[-8] C[-8] X[7-4] Y[7-4] C[7-4] X[3-] Y[3-] C[3-] ADD ADD ADD S[-8] S[7-4] S[3-] Coyriht (c)")
29 -BIT CLA ADDERARE X[-8] Y[-8] X[7-4] Y[7-4] X[3-] Y[3-] P G P G Länsta fördröjnin P G P[-8] G[-8] P[7-4] G[7-4] P[3-] G[3-] CLA-L C8 CLA-L C4 CLA-L X[-8] Y[-8] C[-8] X[7-4] Y[7-4] C[7-4] X[3-] Y[3-] C[3-] ADD ADD ADD S[-8] S[7-4] S[3-] Coyriht (c) Miun 4 9
30 EXEMPEL: SYNTETISERING AV EN ADDERARE VHDLdescrition Delay Constraints 35 Delay [ns] CLA adder Rile adder 5 Synthesis tool Area CLA adder 7 Gatenetlist Reort file Rile adder Coyriht (c) Miun 4 3
31 ADDERARE I VHDL library IEEE; use IEEE.STD_LOGIC_64.all; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity add is eneric ( N : inteer := 3); Inkluderas så att + funerar för datatyen std_loic ort ( X, Y : in std_loic_vector(n- downto ); S : out std_loic_vector(n- downto ); Cout : out std_loic); end add; architecture rtl of add is bein -- rtl add_sub : rocess (X, Y) variable sum : std_loic_vector(n downto ); bein -- rocess add_sub sum := ( & X) + ( & Y); S <= sum(n- downto ); Cout <= sum(n); end rocess add; end rtl; &X används eftersom + ska returnera en summa å N+ bitar Sum (S) är de N minst sinifikanta bitarna Carry-out är den mest sinifikanta biten Coyriht (c) Miun 4 3
32 MULTIPLIKATION I VHDL library IEEE; use IEEE.STD_LOGIC_64.all; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity multilicator is eneric ( N : inteer := 3); ort ( X, Y : in std_loic_vector(n- downto ); P : out std_loic_vector(*n- downto ); end multilicator; architecture rtl of multilicator is bein -- rtl rocess (X, Y) bein -- rocess P <= X*Y; end rocess; end rtl; Inkluderas så att * funerar för datatyen std_loic Antalet bitar i rodukten är summan av antalet bitar hos oeranderna Coyriht (c) Miun 4 3
33 SLUT PÅ FÖRELÄSNING 5 Innehåll Fördröjninar i kombinatorisk loik Byblock för kombinatorisk loik Multilexer / De-multilexer Kodare / Avkodare Aritmetiska Funktioner Coyriht (c) Miun 4 33
VHDL och laborationer i digitalteknik
V:1.1 VHDL och laborationer i digitalteknik Vid laborationskursen i digitalteknik används VHDL till alla laborationerna utom den första. VHDL är ett stort språk och enbart en liten del av språket behövs
PARALLELL OCH SEKVENTIELL DATABEHANDLING. Innehåll
PARALLELL OCH SEKVENTIELL DATABEHANDLING Innehåll Parallellism i VHDL Delta delays och Simuleringstid VHDLs simuleringscykel Aktivering av Processer Parallella och sekventiella uttryck 1 Controller PARALLELLISM
GRUNDER I VHDL. Innehåll. Komponentmodell Kodmodell Entity Architecture Identifierare och objekt Operationer för jämförelse
GRUNDER I VHDL Innehåll Komponentmodell Kodmodell Entity Architecture Identifierare och objekt Operationer för jämförelse KOMPONENTMODELL Modell för att beskriva komponenter Externt interface Intern funktion
DESIGN AV SEKVENTIELL LOGIK
DESIGN AV SEKVENTIELL LOGIK Innehåll Timing i synkrona nätverk Synkrona processer i VHDL VHDL-kod som introducerar vippor (flip-flops) och latchar Initiering av register Mealy- och Moore-maskiner i VHDL
VHDL testbänk. Mall-programmets funktion. Låset öppnas när tangenten 1 trycks ned och sedan släpps. William Sandqvist
VHDL testbänk Mall-programmets funktion Låset öppnas när tangenten 1 trycks ned och sedan släpps. Keypad och Statecounter Bra val av datatyper gör koden självförklarande! K: in std_logic_vector(1 to 3);
Digitalteknik, fortsättningskurs Föreläsning VHDL Very High Speed Integrated Circuit Hardware Description Language
1 Digitalteknik, fortsättningskurs Föreläsning 2-2012 VHDL Very High Speed Integrated Circuit Hardware Description Language VHDL = VHSIC Hardware Description Language VHSIC = Very High Speed Integrated
Digital elektronik CL0090
Digital elektronik CL9 Föreläsning 3 27--29 8.5 2. My Talsystem Binära tal har basen 2 Exempel Det decimala talet 9 motsvarar 2 Den första ettan är MSB, Most Significant Bit, den andra ettan är LSB Least
Programmerbara kretsar och VHDL 2. Föreläsning 10 Digitalteknik, TSEA22 Oscar Gustafsson Institutionen för systemteknik
Programmerbara kretsar och VHDL 2 Föreläsning 10 Digitalteknik, TSEA22 Oscar Gustafsson Institutionen för systemteknik 2 Dagens föreläsning Programmerbara kretsar igen Mer om processer Egna typer Använda
Digital- och datorteknik, , Per Larsson-Edefors Sida 1
Digitala it elektroniksystem t Professor Per Larsson-Edefors perla@chalmers.se Digital- och datorteknik, 101122, Per Larsson-Edefors Sida 1 Introduktion Konstruktionsalternativ Kretskort med diskreta standardkomponenter.
Tentamen i IE1204/5 Digital Design onsdagen den 5/
Tentamen i IE1204/5 Digital Design onsdagen den 5/6 2013 9.00-13.00 Tentamensfrågor med lösningsförslag Allmän information Examinator: Ingo Sander. Ansvarig lärare: William Sandqvist, tel 08-790 4487 (Kista
VHDL 1. Programmerbara kretsar
VHDL 1 Programmerbara kretsar CPLD FPGA VHDL Kombinatorik with-select-when when-else Sekvensnät process case if-then-else Programmerbara kretsar PLD = programmable logic device CPLD = complex PLD, i princip
Tentamen i IE1204/5 Digital Design onsdagen den 5/
Tentamen i IE1204/5 Digital Design onsdagen den 5/6 2013 9.00-13.00 Allmän information Exaator: Ingo Sander. Ansvarig lärare: William Sandqvist, tel 08-790 4487 (Kista IE1204) Tentamensuppgifterna behöver
Simulering med ModelSim En kort introduktion
Linköpings universitet Institutionen för systemteknik Laborationer i digitalteknik Datorteknik 2018 Simulering med ModelSim En kort introduktion TSEA22 Digitalteknik D TSEA51 Digitalteknik Y TSEA52 Digitalteknik
Tenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2008-08-29 Skrivtid 9.00-13.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng inkl bonus Jourhavande lärare Johan Eriksson Tel 070 589 7911 Tillåtna
Digitalteknik syntes Arne Linde 2012
Digitalteknik, fortsättningskurs Föreläsning 3 Kombinatoriska nät 202 VHDL repetition + Strukturell VHDL Lite repetition + Karnaughdiagram(4-6var), flera utgångar + Quine-McCluskey + intro tid 2 Entity
LABORATIONSINSTRUKTION LABORATION
Högskolan Dalarna Elektroteknik LABORATION LABORATIONSINSTRUKTION Sekvensnät med VHDL KURS Digitalteknik LAB NR Ver9 5 INNEHÅLL. Kaskadkopplad räknare 2. Elektronisk tärning NAMN KOMMENTARER PROGRAM/KURS
Talrepresentation. Heltal, positiva heltal (eng. integers)
Talrepresentation Ett tal kan representeras binärt på många sätt. De vanligaste taltyperna som skall representeras är: Heltal, positiva heltal (eng. integers) ett-komplementet, två-komplementet, sign-magnitude
Tentamen i IE1204/5 Digital Design Torsdag 29/
Tentamen i IE1204/5 Digital Design Torsdag 29/10 2015 9.00-13.00 Allmän information ( TCOMK, Ask for an english version of this exam if needed ) Examinator: Ingo Sander. Ansvarig lärare: William Sandqvist
Tenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2009-06-04 Skrivtid 9.00-13.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng inkl bonus Jourhavande lärare Per Lindgren Tel 070 376 8150 Tillåtna
-c wc. Pre- Next state Out- Vi ser att tillstånden är redan sorterade i grupper med olika utsignaler,
9.17 Vi översätter beskrivningen till ett flödesdiagram, Figur E9.17a -c -c z=1 E A z=1 E A z=0 z=0 z=0 D z=0 D Figur E9.17a Flödesdiagram B z=0 B z=0 C z=0 C z=0 som vi i sin tur översätter till en flödestabell,
Konstruktion av digitala system - VHDL
Konstruktion av digitala system - VHDL Digitalteknik - Föreläsning 10 Mattias Krysander Institutionen för systemteknik Dagens föreläsning Programmerbara kretsar Kombinationskretsar i VHDL with-select-when,
Digital elektronik CL0090
Digital elektronik CL9 Föreläsning 5 27-2-2 8.5 2. Naxos Demonstration av uartus programvara. Genomgång av uartus flödesschema. Detta dokument finns på kurshemsidan. http://www.idt.mdh.se/kurser/cl9/ VHDL-kod
Tentamen i Digitala system - EITA15 15hp varav denna tentamen 4,5hp
Tentamen i Digitala system - EITA15 15hp varav denna tentamen 4,5hp Institutionen för elektro- och informationsteknik Campus Helsingborg, LTH 2018-01-09 8.00-13.00 (förlängd 14.00) Uppgifterna i tentamen
Lösningförslag till Exempel på tentamensfrågor Digitalteknik I.
Lösningförslag till Exempel på tentamensfrågor Digitalteknik I.. Uttryckt i decimal form: A=28+32+8 + 2 =70 B=59 C=7 A+B+C=246 2. Jag låter A' betyda "icke A" A'B'C'D'+ABC'D'+A'BCD'+AB'CD'=D'(A'(B'C'+BC)+A(BC'+B'C))=
VHDL2. Sekvensnätsexemplet
VHDL2 Moder portsatsen Datatyper Ett exempel, stegmotorstyrning Labben Hierarkisk konstruktion, instantiering Kombinatorisk process Record, loop Sekvensnätsexemplet 1(0) 1(0) 1(1) 00 0(0) 01 11 10 1(1)
Hjälpmedel: Appendix A. VHDL-syntax. (bifogas detta prov) Appendix B.2. IEEE-package (bifogas detta prov)
7HQWDPHQL.XQGDQSDVVDGHNUHWVDUI U(P Datum: 991012 Tid: 8.00-13.00 Lokal: E138 Hjälpmedel: Appendix A. VHDL-syntax. (bifogas detta prov) Appendix B.2. IEEE-package (bifogas detta prov) Vid eventuella frågor
Tentamen i IE1204/5 Digital Design måndagen den 15/
Tentamen i IE1204/5 Digital Design måndagen den 15/10 2012 9.00-13.00 Allmän information Examinator: Ingo Sander. Ansvarig lärare: William Sandqvist, tel 08-790 4487 (Kista IE1204), Tentamensuppgifterna
Introduktion till Xilinx CPLD och ISE WebPack 6.2 Version NV
Introduktion till Xilinx CPLD och ISE WebPack 6.2 Version NV Introduktionen beskriver grunderna för att använda programvaran Xilinx ISE WebPack 6.2.03 tillsammans med en CPLD (Complex Programmable Logic
D2 och E3. EDA321 Digitalteknik-syntes. Fredag den 13 januari 2012, fm i M-salarna
EDA321 Digitalteknik-syntes D2 och E3 GU DIT795 Tentamen (EDA321-0205) Fredag den 13 januari 2012, fm i M-salarna Examinator Arne Linde, tel. 772 1683 Tillåtna hjälpmedel Inga hjälpmedel tillåtna. Detta
Tenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2011-08-26 Skrivtid 9.00-14.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng Jourhavande lärare Per Lindgren Tel 070 376 8150 Tillåtna hjälpmedel
KALKYLATOR LABORATION4. Laborationens syfte
LABORATION4 KALKYLATOR Laborationens syfte I denna laboration ska en enkel kalkylator konstrueras med hjälp av VHDL och utvecklingsverktyget Vivado från Xilinx. Hårdvaran realiseras på det redan bekanta
VHDL2. Sekvensnätsexemplet
VHDL2 Moder portsatsen Datatyper Ett exempel, stegmotorstyrning Labben Hierarkisk konstruktion, instantiering Kombinatorisk process Record, loop Sekvensnätsexemplet 1(0) 1(0) 1(1) 00 0(0) 01 11 10 1(1)
std_logic & std_logic_vector
VHDL VHDL - Very high speed integrated circuit Hardware Description Language VHDL är ett komplext språk, avsett för att beskriva digitala system på olika abstraktionsnivåer (beteende- och strukturmässigt).
Laboration D184. ELEKTRONIK Digitalteknik. Sekvensnät beskrivna med VHDL och realiserade med PLD
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Lars Wållberg/Dan Weinehall/ Håkan Joëlson 2010-05-06 v 1.7 ELEKTRONIK Digitalteknik Laboration D184 Sekvensnät beskrivna med VHDL och realiserade
IE1204 Digital Design
IE1204 Digital Design F1 F3 F2 F4 Ö1 Booles algebra, Grindar MOS-teknologi, minimering F5 F6 Ö2 Aritmetik Ö3 KK1 LAB1 Kombinatoriska kretsar F7 F8 Ö4 F9 Ö5 Multiplexor KK2 LAB2 Låskretsar, vippor, FSM
DIGITAL ELEKTRONIK. Laboration DE3 VHDL 1. Namn... Personnummer... Epost-adress... Datum för inlämning...
UMEÅ UNIVERSITET Tillämpad fysik och elektronik 2014 John Berge et al. DIGITAL ELEKTRONIK Laboration DE3 VHDL 1 Namn... Personnummer... Epost-adress... Datum för inlämning... Introduktion Syftet med denna
Tentamen i Digitala system - EDI610 15hp varav denna tentamen 4,5hp
Tentamen i Digitala system - EDI610 15hp varav denna tentamen 4,5hp Institutionen för elektro- och informationsteknik Campus Helsingborg, LTH 2016-12-22 8.00-13.00 Uppgifterna i tentamen ger totalt 60
Omtentamen IE Digital Design Måndag 14/
Omtentamen IE204-5 Digital Design Måndag 4/3 206 4.00-8.00 Allmän information ( TCOMK, Ask for an english version of this exam if needed ) Examinator: Ingo Sander. Ansvarig lärare: Kista, William Sandqvist
Digitala elektroniksystem
Digitala elektroniksystem Professor Per Larsson-Edefors perla@chalmers.se Digital- och datorteknik, 081126, Per Larsson-Edefors Sida 1 Konstruktionsalternativ Kretskort med diskreta standardkomponenter
Programmerbara kretsar och VHDL. Föreläsning 10 Digitalteknik, TSEA22 Mattias Krysander Institutionen för systemteknik
Programmerbara kretsar och VHDL Föreläsning 10 Digitalteknik, TSEA22 Mattias Krysander Institutionen för systemteknik 3 Dagens föreläsning Programmerbara kretsar Kombinationskretsar i VHDL with-select-when,
Tenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2010-08-27 Skrivtid 9.00-14.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng inkl bonus Jourhavande lärare Per Lindgren Tel 070 376 8150 Tillåtna
FÖRELÄSNING 8 INTRODUKTION TILL DESIGN AV DIGITALA ELEKTRONIKSYSTEM
FÖRELÄSNING 8 INTRODUKTION TILL DESIGN AV DIGITALA ELEKTRONIKSYSTEM Innehåll Designflöde Översikt av integrerade kretsar Motivation Hardware Description Language CAD-verktyg 1 DESIGNFLÖDE FÖR DIGITALA
Programmerbar logik (PLD) Programmeringsspråket VHDL Kombinatoriska funktioner i VHDL för PLD Sekvensfunktioner i VHDL för PLD
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Håkan Joëlson 2003-09-15 v 2.1 DIGITALTEKNIK Laboration D163 Programmerbar logik (PLD) Programmeringsspråket VHDL Kombinatoriska funktioner
DIGITALTEKNIK. Laboration D172
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Håkan Joëlson 2006-02-24 v 1.2 DIGITALTEKNIK Laboration D172 Programmerbar logik (PLD) Programmeringsspråket VHDL Kombinatoriska funktioner
Laboration D159. Sekvensnät beskrivna med VHDL och realiserade med PLD. Namn: Datum: Epostadr: Kurs:
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Lars Wållberg/Håkan Joëlson 2001-03-01 v 1.5 ELEKTRONIK Digitalteknik Laboration D159 Sekvensnät beskrivna med VHDL och realiserade med PLD
Tenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2009-08-28 Skrivtid 9.00-13.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng inkl bonus Jourhavande lärare Per Lindgren Tel 070 376 8150 Tillåtna
VHDL Basics. Component model Code model Entity Architecture Identifiers and objects Operations for relations. Bengt Oelmann -- copyright
BO 1 VHDL Basics Outline Component model Code model Entity Architecture Identifiers and objects Operations for relations Bengt Oelmann -- copyright 2002 1 Component model Model for describing components
Programmerbara kretsar och VHDL. Föreläsning 9 Digitalteknik Mattias Krysander Institutionen för systemteknik
Programmerbara kretsar och VHDL Föreläsning 9 Digitalteknik Mattias Krysander Institutionen för systemteknik Kursinformation Lektion 7 : Datorlektion i Modelsim+VHDL Lab 3 : Programmerbara kretsar och
Tenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2010-06-01 Skrivtid 9.00-14.00 (5 timmar) Maximalt resultat 50 poäng Godkänt resultat 25 poäng inkl bonus Jourhavande lärare Per Lindgren Tel 070 376
Styrteknik: Binära tal, talsystem och koder D3:1
Styrteknik: Binära tal, talsystem och koder D3:1 Digitala kursmoment D1 Boolesk algebra D2 Grundläggande logiska funktioner D3 Binära tal, talsystem och koder Styrteknik :Binära tal, talsystem och koder
Digital- och datorteknik
Digital- och datorteknik Föreläsning #8 Biträdande professor Jan Jonsson Institutionen för data- och informationsteknik Chalmers tekniska högskola Aritmetik i digitala system Grindnät för addition: Vi
Angående buffer. clk clear >=1 =9?
10.VHDL3 Repetition buffer, record, loop kombinaoriska processer Varning latchar, hasard CPU-embryo VHDL-kod för mikromaskin med hämtfas Minnen i FGPA Distributed RAM (LUT) Block-RAM 1 Angående buffer
Programmerbara kretsar och VHDL. Föreläsning 9 Digitalteknik Mattias Krysander Institutionen för systemteknik
Programmerbara kretsar och VHDL Föreläsning 9 Digitalteknik Mattias Krysander Institutionen för systemteknik Kursinformation VHDL-delen Lektion 7 : Datorlektion i VHDL+Xilinx [pdf] Lab 3 : Programmerbara
Struktur: Elektroteknik A. Digitalteknik 3p, vt 01. F1: Introduktion. Motivation och målsättning för kurserna i digital elektronik
Digitalteknik 3p, vt 01 Struktur: Elektroteknik A Kurslitteratur: "A First Course in Digital Systems Design - An Integrated Approach" Antal föreläsningar: 11 (2h) Antal laborationer: 4 (4h) Examinationsform:
IE1205 Digital Design: F6 : Digital aritmetik 2
IE1205 Digital Design: F6 : Digital aritmetik 2 Talrepresentationer Ett tal kan representeras binärt på många sätt. De vanligaste taltyperna som skall representeras är: Heltal, positiva heltal (eng. integers)
Digital Design IE1204
Digital Design IE1204 F5 Digital aritmetik I william@kth.se IE1204 Digital Design F1 F3 F2 F4 Ö1 Booles algebra, Grindar MOS-teknologi, minimering F5 F6 Ö2 Aritmetik Ö3 KK1 LAB1 Kombinatoriska kretsar
Omtentamen med lösningar IE Digital Design Måndag 14/
Omtentamen med lösningar IE204-5 Digital Design Måndag 4/3 26 4.-8. Allmän information ( TCOMK, Ask for an english version of this exam if needed Examinator: Ingo Sander. Ansvarig lärare: Kista, William
LAB VHDL-programmering
LAB VHDL-programmering Med ett breakoutboard kan man använda kopplingsdäck till komponenter som egentligen är avsedda för ytmontering på kretskort. Man kan enkelt prova olika kopplingar. På så sätt använder
Tenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2012-12-17 Skrivtid 9.00-14.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng Jourhavande lärare Per Lindgren Tel 070 376 8150 Tillåtna hjälpmedel
Chalmers Tekniska Högskola Institutionen för Data- och Informationsteknik. EDA 321 Digitalteknik syntes Laboration 1 - VHDL
Chalmers Tekniska Högskola Institutionen för Data- och Informationsteknik EDA 321 Digitalteknik syntes 2011-2012 Laboration 1 - VHDL 1. EDA-verktyg 2. QuestaSim 3. Kombinatoriska nät 4. Sekvensnät Namn
Lösningsföslag till Exempel på tentamensuppgifter i Digitalteknik I
Lösningsföslag till Exempel på tentamensuppgifter i Digitalteknik I Flervalsfrågor. A 2. C 3. B 4. D 5. A 6. B 7. C 8. D 9. C 0. B. B 2. C 3. A 4. C 5. A Problemuppgifter. Uttryckt i decimal form: A=28+32+8
Adderare. Digitalteknik 7.5 hp distans: 4.6 Adderare 4.45
Digitalteknik 7.5 hp distans: 4.6 Adderare 4.45 Adderare Addition av två tal innebär att samma förfarande upprepas för varje position i talet. För varje position sakapas en summasiffra och en minnessiffra.
Konstruktionsmetodik för sekvenskretsar. Föreläsning 7 Digitalteknik, TSEA22 Mattias Krysander Institutionen för systemteknik
Konstruktionsmetodik för sekvenskretsar Föreläsning 7 Digitalteknik, TSEA22 Mattias Krysander Institutionen för systemteknik 2 Dagens föreläsning Initiering av starttillstånd Programmerbar logik Syntesflödet
Konstruktionsmetodik för sekvenskretsar
Konstruktionsmetodik för sekvenskretsar Digitalteknik Föreläsning 7 Mattias Krysander Institutionen för systemteknik Dagens föreläsning Inför laboration 2 Synkronisering av insignaler Asynkrona ingångar
Programmerbara kretsar och VHDL 1. Föreläsning 9 Digitalteknik, TSEA22 Oscar Gustafsson, Mattias Krysander Institutionen för systemteknik
Programmerbara kretsar och VHDL 1 Föreläsning 9 Digitalteknik, TSEA22 Oscar Gustafsson, Mattias Krysander Institutionen för systemteknik 3 Dagens föreläsning Programmerbara kretsar Kombinationskretsar
Tentamen med lösningar i IE1204/5 Digital Design Torsdag 29/
Tentamen med lösningar i IE4/5 Digital Design Torsdag 9/ 5 9.-. Allmän information Examinator: Ingo Sander. Ansvarig lärare: William Sandvist tel 8-794487 Tentamensuppgifterna behöver inte återlämnas när
Binär addition papper och penna metod
EDA4 - Digital och Datorteknik 9/ EDA 4 - Digital och Datorteknik 8/9 Dagens föreläsning: Aritmetik, lärobok kapitel 6 Ur innehållet: hur man adderar och subtraherar tal i det binära talsystemet hur man
Tentamen med lösningar för IE1204/5 Digital Design Torsdag 15/
Tentamen med lösningar för IE4/5 Digital Design Torsdag 5/ 5 9.-. Allmän information Eaminator: Ingo Sander. Ansvarig lärare: Kista, William Sandqvist, tel 8-79 44 87. KTH Valhallavägen, Fredrik Jonsson,
Hur implementera algoritmerna på maskinnivå - datorns byggstenar
Hur implementera algoritmerna på maskinnivå - datorns byggstenar Binära tal Boolesk logik grindar och kretsar A A extern representation intern representation minnet i datorn extern representation 1000001
LABORATIONSINSTRUKTION LABORATION. Räknare och skiftregister med sekvensiell VHDL. LAB NR Ver KURS. Digitalteknik INNEHÅLL. 1.
Högskolan Dalarna Elektroteknik LABORATION LABORATIONSINSTRUKTION Räknare och skiftregister med sekvensiell VHDL KURS Digitalteknik LAB NR Ver09 INNEHÅLL. Strukturell VHDL. Sekvensiell VHDL 3. Strukturell
Digital Aritmetik Unsigned Integers Signed Integers"
Digital Aritmetik Unsigned Integers Signed Integers" Slides! Per Lindgren! EISLAB! Per.Lindgren@ltu.se! Original Slides! Ingo Sander! KTH/ICT/ES! ingo@kth.se! Talrepresentationer" Ett tal kan representeras
Design av mindre digitala system. Föreläsning Digitalteknik, TSEA52 Mattias Krysander Institutionen för systemteknik
Design av mindre digitala system Föreläsning Digitalteknik, TSEA52 Mattias Krysander Institutionen för systemteknik 2 Dagens föreläsning Kursinformation för HT2. Digitaltekniska byggblock Introduktion
Digital- och datorteknik
LEU43 iital- och datorteknik, Chalmers, 25/26 Föreläsnin # Uppdaterad 28 september, 25 iital- och datorteknik Funktions- och excitationstabell ör JK-vippa: J K & & S R C J C K Föreläsnin # Biträdande proessor
LEJON LABORATION3. Laborationens syfte
LABORATION3 LEJON Laborationens syfte Syftet med laborationen är dels att lära känna laborationsutrustningen och dels att få en uppfattning om hur en digital konstruktion är uppbyggd, i detta fallet med
Digitala projekt Elektro- och informationsteknik
Digitala projekt Elektro- och informationsteknik Digitala projekt (I) VT1 huvudsakligen teori och VT2 konstruktionsarbete i projektlabb 10 hp motsvarar ca 7 veckor heltid! Godkännande; U, G Gruppstorlek;
Omtentamen med lösningar i IE1204/5 Digital Design Fredag 10/
Omtentamen med lösningar i IE24/5 Digital Design Fredag /4 25 8.-2. Allmän information Examinator: Ingo Sander. Ansvarig lärare: William Sandvist, tel 8-794487 / Fredrik Jonsson Tentamensuppgifterna behöver
Laboration i digitalteknik Datablad
Linköpings universitet Institutionen för systemteknik Datablad Datorteknik 216 Laboration i digitalteknik Datablad TSEA22 Digitalteknik D TSEA51 Digitalteknik, i, I, Ii TDDC75 Diskreta strukturer IT Linköpings
IE1205 Digital Design: F8: Minneselement: Latchar och Vippor. Räknare
IE1205 Digital Design: F8: Minneselement: Latchar och Vippor. Räknare Sekvensiella System a(t) f(a(t)) Ett sekvensiellt system har ett inbyggt minne - utsignalen beror därför BÅDE av insignalens NUVARANDE
DIGITALA TAL OCH BOOLESK ALGEBRA
DIGITALA TAL OCH BOOLESK ALGEBRA Innehåll Talsystem och koder Aritmetik för inära tal Grundläggande logiska operationer Logiska grindar Definitioner i Boolesk algera Räknelagar BINÄRA TALSYSTEMET Binärt
Definition av kombinatorisk logik Olika sätt att representera kombinatorisk logik Minimering av logiska uttryck
KOMBINATORISK LOGIK Innehåll Definition av kombinatorisk logik Olika sätt att representera kombinatorisk logik Minimering av logiska uttryck Boolesk algebra Karnaugh-diagram Realisering av logiska funktioner
Sekvensnät. William Sandqvist
Sekvensnät Om en och samma insignal kan ge upphov till olika utsignal, är logiknätet ett sekvensnät. Det måste då ha ett inre minne som gör att utsignalen påverkas av både nuvarande och föregående insignaler!
KOMBINATORISKA FUNKTIONER...1
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Lars Wållberg Håkan Joëlson 2002-10-10 v 1.4 Elektronik DIGITALTEKNIK Grunderna i VHDL Innehåll Inledning...1 KOMBINATORISKA FUNKTIONER...1
Datorarkitektur I. Tentamen Lördag 10 April Ekonomikum, B:154, klockan 09:00 14:00. Följande gäller: Skrivningstid: Fråga
Datorarkitektur I Tentamen Lördag 10 April 2010 Ekonomikum, B:154, klockan 09:00 14:00 Examinator: Karl Marklund 0704 73 32 17 karl.marklund@it.uu.se Tillåtna hjälpmedel: Penna Radergummi Linjal Följande
Strukturell VHDL. Grundläggande kunskaper om. och TESTBÄDD. UMEÅ UNIVERSITET Tillämpad fysik och elektronik Lars Wållberg ver 1.
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Lars Wållberg 2005-01-01 ver 1.0 Grundläggande kunskaper om Strukturell VHDL och TESTBÄDD Innehållsförteckning. sid Strukturbeskrivning 2 Digitalkonstruktionen
Adderare. Digitalteknik 7.5 hp distans: 4.6 Adderare 4.45
Digitalteknik 7.5 hp distans: 4.6 Adderare 4.45 Adderare Addition av två tal innebär att samma förfarande upprepas för varje position i talet. För varje position sakapas en summasiffra oh en minnessiffra.
Datoraritmetik. Binär addition papper och penna metod. Binär subtraktion papper och penna metod. Binär multiplikation papper och penna metod
inär addition papper och penna metod Dagens föreläsning: Lärobok, kapitel rbetsbok, kapitel Ur innehållet: hur man adderar och subtraherar tal i det binära talsystemet hur man kan koda om negativa binära
Digitalteknik EIT020. Lecture 15: Design av digitala kretsar
Digitalteknik EIT020 Lecture 15: Design av digitala kretsar November 3, 2014 Digitalteknikens kopplingar mot andra områden Mjukvara Hårdvara Datorteknik Kretskonstruktion Digitalteknik Elektronik Figure:,
Översikt, kursinnehåll
Översikt, kursinnehåll Specifikation av digitala funktioner och system Digitala byggelement Kombinatoriska system Digital Aritmetik Synkrona system och tillståndsmaskiner Asynkrona system och tillståndsmaskiner
PARITETSKONTROLL. Om generatorn i vidstående exempel avkänner ett jämt antal ettor ger den en nolla ut. Detta innebär att överföringen
PARITETSKONTROLL Paritetskontroll (likhetskontroll) användes för att kontrollera att dataordet inte förändrats på sin väg via överföringsledningarna, från ett ställe till ett annat. Antag att man vill
PLD (tex. PAL) Typiskt 8 st logikelement Teknik: AND-OR array. William Sandqvist
PLD (tex. PAL) Typiskt 8 st logikelement Teknik: AND-OR array CPLD (tex. MAX) Typiskt 64 Macroceller Teknik: AND-OR array ( större MAX har MUX-tree teknik ) Grindar med många ingångar? VA CMOS NAND VDD
Tentamen IE Digital Design Fredag 15/
Tentamen IE204-5 Digital Design Fredag 5/ 206 4.00-8.00 Allmän information ( TCOMK, Ask for an english version of this exam if needed ) Examinator: Ingo Sander. Ansvarig lärare: Kista, William Sandqvist
Laboration i digitalteknik Datablad
Linköpings universitet Institutionen för systemteknik Datablad Datorteknik 2018 Laboration i digitalteknik Datablad TSEA22 Digitalteknik D TSEA51 Digitalteknik TSEA52 Digitalteknik I TDDC75 Diskreta strukturer
Programmerbar logik och VHDL. Föreläsning 4
Programmerbar logik och VHDL Föreläsning 4 Förra gången Strukturell VHDL Simulering med ISim Strukturell VHDL Simulering test_bench specificerar stimuli Simulatorn övervakar alla signaler, virtuell logik-analysator
Digitalteknik och Datorarkitektur 5hp
Foto: Rona Proudfoot (some rights reserved) Vi skall nu kolla närmare på hur det går till när en instruktion utförs. Fetch = + Digitalteknik och Datorarkitektur hp path & Control maj 2 karl.marklund@it.uu.se
Generering av analoga signaler från XSV300
Generering av analoga signaler från XSV300 Examensarbete utfört i elektroniksystem av David Kronqvist och Fredrick Carlsson LiTH-ISY-EX-ET-0224-2003 Linköping 2003 Generering av analoga signaler från XSV300
Tentamen i IE Digital Design Fredag 21/
Tentamen i IE204-5 Digital Design Fredag 2/0 206 09.00-3.00 Allmän information (TCOMK, Ask for an english version of this exam if needed) Examinator: Ingo Sander. Ansvarig lärare: Kista, William Sandqvist
SEKVENSKRETSAR. Innehåll
SEKVENSKRETSAR Innehåll Synkrona sekvenskretsar Tillståndsdiagram / tillståndstabell Definition av Moore- och Mealy-maskiner Tillståndskodning Syntes av sekventiell logik Räknare SEKVENSKRETSAR EXEMPEL
IE1204/IE1205 Digital Design
TENTAMEN IE1204/IE1205 Digital Design 2012-12-13, 09.00-13.00 Inga hjälpmedel är tillåtna! Hjälpmedel Tentamen består av tre delar med sammanlagd tolv uppgifter, och totalt 30 poäng. Del A1 (Analys) innehåller
ÖH kod. ( en variant av koden används i dag till butikernas streck-kod ) William Sandqvist
ÖH 8.4 7-4-2-1 kod Kodomvandlare 7-4-2-1-kod till BCD-kod. Vid kodning av siffrorna 0 9 användes förr ibland en kod med vikterna 7-4-2-1 i stället för den binära kodens vikter 8-4-2-1. I de fall då en
Föreläsning 8: Aritmetik och stora heltal
2D1458, Problemlösning och programmering under press Föreläsning 8: Aritmetik och stora heltal Datum: 2006-11-06 Skribent(er): Elias Freider och Ulf Lundström Föreläsare: Per Austrin Den här föreläsningen