Design av mindre digitala system. Föreläsning Digitalteknik, TSEA52 Mattias Krysander Institutionen för systemteknik
|
|
|
- Lars Nyström
- för 4 år sedan
- Visningar:
Transkript
1 Design av mindre digitala system Föreläsning Digitalteknik, TSEA52 Mattias Krysander Institutionen för systemteknik
2 2 Dagens föreläsning Kursinformation för HT2. Digitaltekniska byggblock Introduktion av SR-vippa och register. Exempel på design av digitala system. Sändare för asynkron seriell överföring Ping-pong spel. Introduktion till laboration 4 (miniprojekt)
3 Kursinformation för HT2
4 4 Information om HT2, 2 hp Kurshemsida: Kursmoment Föreläsning 1-2 lösning av större uppgifter Lab/miniprojekt görs i par, Pass 1-3: 2h, anmälan Restpass 4h, drop-in
5 Kursinformation Modelsim och Xilinx finns i salarna: Freja, Grinden Ni ska ha access till Grinden. Logga in och kör Modelsim och Xilinx på ixtab med studentkonto och Studentlösenord (Linux, Mac) > ssh -Y LiU-ID@ixtab.edu.isy.liu.se > module load mentor/modeltech10.4c > vsim > module load xilinx/14.7i > ise På Windows kan man ladda hem t ex mobaxterm för att få en ssh-client.
6 6 Handledare Petter Källström, Narges Mohammadi Sarband,
7 Digitaltekniska byggblock
8 8 Digitaltekniska byggblock (använd dessa) MUX Komparator ROM Räknare AND/OR-grindar + inverterare D-vippa T-vippa Enpulsare med synkronisering Komponenternas kod i pdf:en Digitaltekniska byggblock.
9 9 SR-vippan Funktion set = reset = 0 => q + = q set = 1 => q + = 1 reset = 1 => q + = 0 process(clk) begin if rising_edge(clk) then if (set = '1') then q <= '1'; elsif (reset = '1') then q <= '0'; end process; Dominerande set i exemplet: set > reset
10 10 Skiftregister signal q, data_in : std_logic_vector(3 downto 0); process(clk) begin if rising_edge(clk) then if (load = '1') then q <= data_in; elsif (shift_enable = '1') then if (shift_left = '1') then q <= q(2 downto 0) & right_in; else q <= left_in & q(3 downto 1); end process; Dominerande load LOAD>SE
11 Design av mindre digitala kretsar
12 Asynkron seriell kommunikation Vid asynkron seriell överföring finns ingen gemensam klocka och bitarna skickas seriellt efter varandra. Signal Sändare Data_out Data_in Mottagare GND GND Signal Mottagaren ska sampla mitt på bitarna. För korrekt mottagning måste mottagaren Identifiera när startbiten börjar (fallande flank) Känna till datatakten på meddelandet (baudraten)
13 13 Sändare Bygg en sändare som får information om fyra bitar från ett tangentbord och sänder ut detta seriellt. Formatet ska vara Startbit, databitar samt en stoppbit. Pågående sändning ska ej avbrytas och indikeras med LED (Busy).
14 14 Insignaler Strobe not_busy Baudrate Synk+enpuls enable Synk+enpuls strobe_ep baudrate_ep Data_in strobe_ep Reset asynkron clear 4 Register LOAD 4 data
15 15 Sändning/tillstånd Styr sändningen med en räknare som räknar antalet Baudratepulser q. Reset asynkron load 96 q Data_out Busy q 6 q 5 q 4 q 3 q 2 q 1 q Startbit XXXX Data(0) XXXX Data(1) XXXX Data(2) XXXX Data(3) XXXX Stoppbit XXXX baudrate_ep strobe_ep CE CLR 7 7-bitsräknare q: 0-> 96 LOAD 96 q 96 = not_busy Prioritet: Asynkon LOAD > CLR > LOAD > CE
16 16 Utsignaler Reset asynkron load 96 q Data_out Busy q 6 q 5 q 4 q 3 q 2 q 1 q Startbit= XXXX baudrate_ep CE data(0) XXXX strobe_ep CLR data(1) XXXX data(2) XXXX data(3) XXXX Stoppbit= XXXX mux_address = (q 6,q 5,q 4 ) Busy=not(not_busy) 0 0 data(0) 1 data(1) 2 data(2) 3 data(3) bitsräknare q: 0-> 96 LOAD 96 q 96 4 = not_busy Data_out
17 Analys 17
18 Blockschema Reset asynkron load Strobe not_busy Baudrate Synk+enpuls enable Synk+enpuls strobe_ep baudrate_ep baudrate_ep strobe_ep CE CLR 7 7-bitsräknare q: 0-> 96 LOAD 96 q 96 = not_busy Data_in strobe_ep Reset asynkron clear 4 Register LOAD 4 data 3 mux_address = (q 6,q 5,q 4 ) 0 0 data(0) 1 data(1) 2 data(2) 3 data(3) Data_out Busy=not(not_busy)
19 19 Översätt blockschema till VHDL-kod library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.NUMERIC_STD.ALL; entity transmitter is Port (, Baudrate, Reset, Strobe : in std_logic; Data_in : in std_logic_vector(3 downto 0); Busy, Data_out : out std_logic); end entity transmitter; architecture Behavioral of transmitter is signal begin end architecture Behavioral;
20 20 Insignaler signal baudrate_sync1, baudrate_sync2, baudrate_ep : std_logic; signal strobe_sync1, strobe_sync2, strobe_ep : std_logic; process() begin if rising_edge() then baudrate_sync1 <= Baudrate; baudrate_sync2 <= baudrate_sync1; strobe_sync1 <= Strobe; strobe_sync2 <= strobe_sync1; end process; Strobe not_busy Baudrate Synk+enpuls enable Synk+enpuls baudrate_ep <= baudrate_sync1 and (not baudrate_sync2); strobe_ep <= strobe_sync1 and (not strobe_sync2) and not_busy; strobe_ep baudrate_ep
21 21 Indata signal data : std_logic_vector(3 downto 0); process(,reset) begin if (Reset = '1') then data <= "0000"; elsif rising_edge() then if (strobe_ep = '1') then data <= Data_in; end process; Data_in strobe_ep Reset asynkron clear 4 Register LOAD 4 data
22 Räknare signal q : unsigned(6 downto 0); signal not_busy : std_logic; Reset asynkron load process(,reset) begin if (Reset = '1') then q <= " "; elsif rising_edge() then if (strobe_ep = '1') then q <= " "; -- CLR baudrate_ep strobe_ep elsif (not_busy = '1') then -- LOAD 96 q <= " "; -- to_unsigned(96,7) elsif (baudrate_ep = '1') then -- CE q <= q + 1; end process; not_busy <= '1' when (q = 96) else '0'; CE CLR 7 7-bitsräknare q: 0-> 96 LOAD 96 q 96 = not_busy Prioritet: Asynkon LOAD > CLR > LOAD > CE
23 23 Utsignaler signal mux_address : std_logic_vector(2 downto 0); mux_address <= std_logic_vector(q(6 downto 4)); with mux_address select Data_out <= '0' when "000", -- Startbit data(0) when "001", -- Databit 0 data(1) when "010", -- Databit 1 data(2) when "011", -- Databit 2 data(3) when "100", -- Databit 3 '1' when "101", -- Stoppbit '1' when others; -- Idle (not busy) mux_address = (q 6,q 5,q 4 ) data(0) 1 data(1) 2 data(2) 3 data(3) Data_out Busy=not(not_busy) Busy <= not (not_busy);
24 Alternativ med skiftregister Strobe not_busy Baudrate Synk+enpuls enable Synk+enpuls strobe_ep baudrate_ep not_busy baudrate_ep Reset asynkron clear CE 4-bitsräknare CLR counter RCO Reset asynkron load 6 24 next data strobe_ep next Reset asynkron load 1 7 Register LOAD Shift right (SR) data(0) Data_out next CE strobe_ep CLR bit_counter 3-bitsräknare LOAD = not_busy data(6 downto 0) = 1 & 1 & Data_in & 0; Busy=not(not_busy)
25 Ping-pong spel
26 26 Ping-pong spel En Boll, markerad med en tänd lysdiod, ska förflyttas fram och tillbaka över en spelplan bestående av en rad lysdioder. Spelet fortgår så länge de bägge spelarna trycker ned sin knapp exakt då bollen befinner sig i respektive ändläge.
27 Spelregler 1. Den vänstra spelaren börjar att serva vid spelets start. 2. Serve markeras med stillastående boll på den servandes sida, samt med en LED (Serve). 3. Bollen börjar att röra sig då knappen trycks ned. 4. Om en spelare trycker ner knappen exakt när bollen är i ändläget börjar bollen röra sig i andra riktningen och det blir den andra spelarens tur. 5. Om en spelare trycker för tidigt eller om bollen går ut, vinner den andre bollen. 6. Den som vinner en boll får ett poäng och får serva. 7. Knapptryckningar av spelaren som inte är i tur ska ignoreras. 8. Insignalen Speed ska bestämma hur fort bollen rör sig.
28 28 Insignaler Låt dir_l vara ett tillstånd så att: dir_l = 1: bollen går åt vänster, vänster spelares tur dir_l = 0: bollen går åt höger, höger spelares tur Player_L dir_l Synk+enpuls enable player_l_ep Player_L ska bara kunna påverka spelet när det är dennes tur, dvs då dir_l = 1. Player_R not(dir_l) Synk+enpuls enable player_r_ep Player_R ska bara kunna påverka spelet när det är dennes tur, dvs då dir_l = 0. Speed not(serve_local) Reset Synk+enpuls enable D Q reset_sync speed_ep speed_ep styr när bollen ska flytta ett steg Bollen rör sig bara när det inte är serve. Låt serve_local vara en intern signal = Serve.
29 29 Tillstånd set_serve_l reset_sync set_serve_r reset_sync CE CLR CE CLR 4-bitsräknare L_S_local 4-bitsräknare R_S_local 4 4 Score_L Score_R När en spelare vinner en boll får den serven och en poäng. Låt set_serve_l/r initiera serve. Inför en signal move som initierar en bollförflyttning. set_serve_l move dir_l LOAD SE L/R LOAD 8-bitars skiftregister, q q 7 q 6 q 5 q 4 q 3 q 2 q 1 q 0 LED set_dir_l set_serve_r set_dir_r set_serve set_not_serve S Q R S Q R dir_l serve_local
30 Speed Boll flyttar Problem: speed_ep player_l_ep player_l_ep Bollen hoppar vidare olika snabbt beroende på när knappen trycks ner i förhållande till när speed_ep-pulserna kommer. Lösning: Räkna 16 speedpulser innan förflyttning. speed_ep player_l_ep player_l_ep speed_counter Nu hoppar bollen vidare i princip lika fort.
31 31 Speed_counter speed_ep move CE CLR 4-bitsräknare RCO speed_counter speed_rco
32 32 Styrsignaler speed_ep move CE CLR 4-bitsräknare RCO speed_counter speed_rco set_serve_l reset_sync CE CLR 4-bitsräknare L_S_local 4 Score_L set_dir_l set_dir_r S Q R dir_l set_serve_r reset_sync set_serve_l move dir_l CE CLR 8 LOAD SE L/R q 7 4-bitsräknare R_S_local 8-bitars skiftregister, q q 6 q 5 q 4 q 3 q 2 q q 0 Score_R LOAD LED set_serve set_not_serve set_serve_r S Q R Styrsignaler: set_serve_l set_serve_r set_serve set_not_serve move set_dir_l set_dir_r serve_local
33 33 Flödesdiagram När det finns för många scenarion för att rita tidsdiagram kan flödesdiagram vara ett alternativ. Tolkning Om vi är i tillstånd q=0 och signalen x blir 1 så blir signalen u = 1 i samma klockintervall och i nästa klockintervall blir q=1 Tillstånd: q = 0 Signal som styr övergång: x Mealy utsignal: u Nästa tillstånd: q = 1 Om x = 0 följ den vänstra pilen om x=1 följ den högra pilen. =0 x =1
34 Programflöde och styrsignaluttryck reset_sync 34 set_serve_l: set_dir_l, set_serve, load q 6, CE Score_L set_serve_r: set_dir_r, set_serve, load q 1, CE Score_R dir_l = 1, serve_local = 1, q 6 player_l_ep set_dir_r, set_not_serve CLR Score_L, CLR Score_R dir_l = 0, serve_local = 1, q 1 player_r_ep set_dir_l, set_not_serve dir_l = 0, serve_local = 0 set_not_serve_delayed move: CLR speed_counter speed_rco q i, dir_l = 0 q 0 =0 q 1 player_r_ep =1 set_dir_l speed_rco set_dir_r dir_l = 1, serve_local = 0 set_not_serve_delayed move: CLR speed_counter q i, dir_l = 1 player_l_ep =1 q =0 6 q 7 set_serve_l = reset_sync or q 0 or (player_r_ep and (not q 1 )) set_serve_r = q 7 or (player_l_ep and (not q 6 )) set_serve = set_serve_l or set_serve_r set_not_serve = serve_local and (player_l_ep or player_r_ep) move = set_not_serve_delayed or speed_rco set_dir_l = set_serve_l or player_r_ep set_dir_r = set_serve_r or player_l_ep set_not_serve D Q set_not_serve_delayed
35 35 Insignaler process() begin if rising_edge() then player_l_sync1 <= Player_L; player_l_sync2 <= player_l_sync1; player_r_sync1 <= Player_R; player_r_sync2 <= player_r_sync1; speed_sync1 <= Speed; speed_sync2 <= speed_sync1; reset_sync <= Reset; end process; Player_L dir_l Player_R not(dir_l) Speed not(serve_local) Reset Synk+enpuls enable Synk+enpuls enable Synk+enpuls enable player_l_ep <= player_l_sync1 and (not player_l_sync2) and dir_l; player_r_ep <= player_r_sync1 and (not player_r_sync2) and not(dir_l); speed_ep <= speed_sync1 and (not speed_sync2) and (not serve_local); D Q reset_sync player_l_ep player_r_ep speed_ep
36 36 Speed counter process() begin if rising_edge() then if (move = '1') then speed_counter <= "0000"; elsif (speed_ep = '1') then speed_counter <= speed_counter + 1; end process; speed_ep move CE CLR 4-bitsräknare speed_counter speed_rco <= '1' when ((speed_ep = '1') and (speed_counter = 15)) else '0'; RCO speed_rco
37 37 Skiftregistret process() begin if rising_edge() then if (set_serve_l = '1') then q <= " "; elsif (set_serve_r = '1') then q <= " "; elsif (move = '1') then if (dir_l = '1') then q <= q(6 downto 0) & '0'; else q <= '0' & q(7 downto 1); end process; LED <= q(6 downto 1); set_serve_l move dir_l LOAD SE L/R LOAD 8-bitars skiftregister, q q 7 q 6 q 5 q 4 q 3 q 2 q 1 q 0 LED set_serve_r
38 38 Serve process() begin if rising_edge() then if (set_serve = '1') then serve_local <= '1'; elsif (set_not_serve = '1') then serve_local <= '0'; end process; Serve <= serve_local; set_serve set_not_serve set_not_serve process() begin if rising_edge() then set_not_serve_delayed <= set_not_serve; end process; S Q R D Q serve_local Serve set_not_serve_delayed
39 39 Direction process() begin if rising_edge() then if (set_dir_l = '1') then dir_l <= '1'; elsif (set_dir_r = '1') then dir_l <= '0'; end process; set_dir_l set_dir_r S Q R dir_l
40 40 Score set_serve_l reset_sync CE CLR 4-bitsräknare L_S_local 4 Score_L set_serve_r reset_sync CE CLR 4-bitsräknare R_S_local 4 Score_R process() begin if rising_edge() then if (reset_sync = '1') then L_S_local <= "0000"; elsif (set_serve_l = '1') then L_S_local <= L_S_local + 1; end process; Score_L <= std_logic_vector(l_s_local); process() begin if rising_edge() then if (reset_sync = '1') then R_S_local <= "0000"; elsif (set_serve_r = '1') then R_S_local <= R_S_local + 1; end process; Score_R <= std_logic_vector(r_s_local);
41 41 Styrsignaler set_serve_l = reset_sync or q 0 or (player_r_ep and (not q 1 )) set_serve_r = q 7 or (player_l_ep and (not q 6 )) set_serve = set_serve_l or set_serve_r set_not_serve = serve_local and (player_l_ep or player_r_ep) set_serve_l <= reset_sync or q(0) or (player_r_ep and (not q(1))); set_serve_r <= q(7) or (player_l_ep and (not q(6))); set_serve <= set_serve_l or set_serve_r; set_not_serve <= serve_local and (player_r_ep or player_l_ep); move <= set_not_serve_delayed or speed_rco; set_dir_l <= player_r_ep or set_serve_l; set_dir_r <= player_l_ep or set_serve_r; move = set_not_serve_delayed or speed_rco set_dir_l = set_serve_l or player_r_ep set_dir_r = set_serve_r or player_l_ep
42 Lab 4/miniprojekt
43 43 Lab 4 Bland annat konstruera ett digitalt tidtagarur. Olika klockor Systemklocka 8 MHz Klocka som styr uppdateringsfrekvens på display (variabel frekvens) Klocka som styr tidräkning 100 Hz Synkronisera klockpulser med systemklockan: synkronisering + enpulsning
44 44 Examination Vid examination ska logiskt blockschema, VHDL-kod samt korrekt fungerande krets uppvisas. Logiskt blockschema med block enligt dokumentet digitaltekniska byggblock och enklare logiska uttryck. Egendesignade sekvenskretsar förutom krets också dokumenteras med tillståndsdiagram. VHDL-kod Varje block ska motsvara ett kodavsnitt, t ex en processsats/sekvenskrets Överensstämmande signalnamn i blockschema och kod.
45 Lycka till med den avslutande laborationen! Digitalteknik Mattias Krysander
Programmerbara kretsar och VHDL. Föreläsning 9 Digitalteknik Mattias Krysander Institutionen för systemteknik
Programmerbara kretsar och VHDL Föreläsning 9 Digitalteknik Mattias Krysander Institutionen för systemteknik Kursinformation Lektion 7 : Datorlektion i Modelsim+VHDL Lab 3 : Programmerbara kretsar och
Programmerbara kretsar och VHDL. Föreläsning 9 Digitalteknik Mattias Krysander Institutionen för systemteknik
Programmerbara kretsar och VHDL Föreläsning 9 Digitalteknik Mattias Krysander Institutionen för systemteknik Kursinformation VHDL-delen Lektion 7 : Datorlektion i VHDL+Xilinx [pdf] Lab 3 : Programmerbara
Programmerbara kretsar och VHDL. Föreläsning 10 Digitalteknik, TSEA22 Mattias Krysander Institutionen för systemteknik
Programmerbara kretsar och VHDL Föreläsning 10 Digitalteknik, TSEA22 Mattias Krysander Institutionen för systemteknik 3 Dagens föreläsning Programmerbara kretsar Kombinationskretsar i VHDL with-select-when,
Konstruktion av digitala system - VHDL
Konstruktion av digitala system - VHDL Digitalteknik - Föreläsning 10 Mattias Krysander Institutionen för systemteknik Dagens föreläsning Programmerbara kretsar Kombinationskretsar i VHDL with-select-when,
Konstruktionsmetodik för sekvenskretsar
Konstruktionsmetodik för sekvenskretsar Digitalteknik Föreläsning 7 Mattias Krysander Institutionen för systemteknik Dagens föreläsning Inför laboration 2 Synkronisering av insignaler Asynkrona ingångar
Programmerbara kretsar och VHDL 1. Föreläsning 9 Digitalteknik, TSEA22 Oscar Gustafsson, Mattias Krysander Institutionen för systemteknik
Programmerbara kretsar och VHDL 1 Föreläsning 9 Digitalteknik, TSEA22 Oscar Gustafsson, Mattias Krysander Institutionen för systemteknik 3 Dagens föreläsning Programmerbara kretsar Kombinationskretsar
Programmerbara kretsar och VHDL 2. Föreläsning 10 Digitalteknik, TSEA22 Oscar Gustafsson Institutionen för systemteknik
Programmerbara kretsar och VHDL 2 Föreläsning 10 Digitalteknik, TSEA22 Oscar Gustafsson Institutionen för systemteknik 2 Dagens föreläsning Programmerbara kretsar igen Mer om processer Egna typer Använda
Simulering med ModelSim En kort introduktion
Linköpings universitet Institutionen för systemteknik Laborationer i digitalteknik Datorteknik 2018 Simulering med ModelSim En kort introduktion TSEA22 Digitalteknik D TSEA51 Digitalteknik Y TSEA52 Digitalteknik
Konstruktionsmetodik för sekvenskretsar. Föreläsning 7 Digitalteknik, TSEA22 Mattias Krysander Institutionen för systemteknik
Konstruktionsmetodik för sekvenskretsar Föreläsning 7 Digitalteknik, TSEA22 Mattias Krysander Institutionen för systemteknik 2 Dagens föreläsning Initiering av starttillstånd Programmerbar logik Syntesflödet
LABORATION DATORKONSTRUKTION TSEA83 UART. Namn och personnummer. Version: 1.0 2013 (OS)
LABORATION DATORKONSTRUKTION TSEA83 UART Version: 1.0 2013 (OS) Namn och personnummer Godkänd 1 blank sida 2 Innehåll 1 Inledning 5 1.1 Syfte................................. 5 1.2 Förberedelser............................
DESIGN AV SEKVENTIELL LOGIK
DESIGN AV SEKVENTIELL LOGIK Innehåll Timing i synkrona nätverk Synkrona processer i VHDL VHDL-kod som introducerar vippor (flip-flops) och latchar Initiering av register Mealy- och Moore-maskiner i VHDL
VHDL2. Sekvensnätsexemplet
VHDL2 Moder portsatsen Datatyper Ett exempel, stegmotorstyrning Labben Hierarkisk konstruktion, instantiering Kombinatorisk process Record, loop Sekvensnätsexemplet 1(0) 1(0) 1(1) 00 0(0) 01 11 10 1(1)
Tentamen i IE1204/5 Digital Design onsdagen den 5/
Tentamen i IE1204/5 Digital Design onsdagen den 5/6 2013 9.00-13.00 Tentamensfrågor med lösningsförslag Allmän information Examinator: Ingo Sander. Ansvarig lärare: William Sandqvist, tel 08-790 4487 (Kista
Digital elektronik CL0090
Digital elektronik CL9 Föreläsning 5 27-2-2 8.5 2. Naxos Demonstration av uartus programvara. Genomgång av uartus flödesschema. Detta dokument finns på kurshemsidan. http://www.idt.mdh.se/kurser/cl9/ VHDL-kod
Tentamen i IE1204/5 Digital Design onsdagen den 5/
Tentamen i IE1204/5 Digital Design onsdagen den 5/6 2013 9.00-13.00 Allmän information Exaator: Ingo Sander. Ansvarig lärare: William Sandqvist, tel 08-790 4487 (Kista IE1204) Tentamensuppgifterna behöver
KALKYLATOR LABORATION4. Laborationens syfte
LABORATION4 KALKYLATOR Laborationens syfte I denna laboration ska en enkel kalkylator konstrueras med hjälp av VHDL och utvecklingsverktyget Vivado från Xilinx. Hårdvaran realiseras på det redan bekanta
VHDL2. Sekvensnätsexemplet
VHDL2 Moder portsatsen Datatyper Ett exempel, stegmotorstyrning Labben Hierarkisk konstruktion, instantiering Kombinatorisk process Record, loop Sekvensnätsexemplet 1(0) 1(0) 1(1) 00 0(0) 01 11 10 1(1)
Angående buffer. clk clear >=1 =9?
10.VHDL3 Repetition buffer, record, loop kombinaoriska processer Varning latchar, hasard CPU-embryo VHDL-kod för mikromaskin med hämtfas Minnen i FGPA Distributed RAM (LUT) Block-RAM 1 Angående buffer
D2 och E3. EDA321 Digitalteknik-syntes. Fredag den 13 januari 2012, fm i M-salarna
EDA321 Digitalteknik-syntes D2 och E3 GU DIT795 Tentamen (EDA321-0205) Fredag den 13 januari 2012, fm i M-salarna Examinator Arne Linde, tel. 772 1683 Tillåtna hjälpmedel Inga hjälpmedel tillåtna. Detta
VHDL och laborationer i digitalteknik
V:1.1 VHDL och laborationer i digitalteknik Vid laborationskursen i digitalteknik används VHDL till alla laborationerna utom den första. VHDL är ett stort språk och enbart en liten del av språket behövs
IE1205 Digital Design: F8: Minneselement: Latchar och Vippor. Räknare
IE1205 Digital Design: F8: Minneselement: Latchar och Vippor. Räknare Sekvensiella System a(t) f(a(t)) Ett sekvensiellt system har ett inbyggt minne - utsignalen beror därför BÅDE av insignalens NUVARANDE
Försättsblad till skriftlig tentamen vid Linköpings universitet
Försättsblad till skriftlig tentamen vid Linköpings universitet Datum för tentamen 08-03-3 Sal (5) Tid 8- Kurskod TSEA Provkod TEN Kursnamn/benämning Provnamn/benämning Institution Antal uppgifter som
VHDL 1. Programmerbara kretsar
VHDL 1 Programmerbara kretsar CPLD FPGA VHDL Kombinatorik with-select-when when-else Sekvensnät process case if-then-else Programmerbara kretsar PLD = programmable logic device CPLD = complex PLD, i princip
Sekvensnät. William Sandqvist
Sekvensnät Om en och samma insignal kan ge upphov till olika utsignal, är logiknätet ett sekvensnät. Det måste då ha ett inre minne som gör att utsignalen påverkas av både nuvarande och föregående insignaler!
Laboration D184. ELEKTRONIK Digitalteknik. Sekvensnät beskrivna med VHDL och realiserade med PLD
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Lars Wållberg/Dan Weinehall/ Håkan Joëlson 2010-05-06 v 1.7 ELEKTRONIK Digitalteknik Laboration D184 Sekvensnät beskrivna med VHDL och realiserade
Konstruktionsmetodik för sekvenskretsar. Föreläsning 7 Digitalteknik Mattias Krysander Institutionen för systemteknik
Konstruktionsmetodik för sekvenskretsar Föreläsning 7 Digitalteknik Mattias Krysander Institutionen för systemteknik 2 Dagens föreläsning Hantering av insignaler Initiering av starttillstånd Inför lab
std_logic & std_logic_vector
VHDL VHDL - Very high speed integrated circuit Hardware Description Language VHDL är ett komplext språk, avsett för att beskriva digitala system på olika abstraktionsnivåer (beteende- och strukturmässigt).
TSEA22 Digitalteknik 2019!
1(43) 2019 Mattias Krysander Ingemar Ragnemalm 1(43) Föreläsning 7. Sekv3. enna föreläsning: Lösningar närmare verkligheten Synkronisering Enpulsare Problem till design 2(43)2(43) Förra föreläsningen:
Laboration D159. Sekvensnät beskrivna med VHDL och realiserade med PLD. Namn: Datum: Epostadr: Kurs:
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Lars Wållberg/Håkan Joëlson 2001-03-01 v 1.5 ELEKTRONIK Digitalteknik Laboration D159 Sekvensnät beskrivna med VHDL och realiserade med PLD
LiTH Lab1: Asynkron seriell dataöverföring via optisk länk Laboration 1. Asynkron seriell dataöverföring via optisk länk
Lab: 2007-09-06 Laboration Asynkron seriell dataöverföring via optisk länk Kravspecifikation Lennart Bengtsson Version.4 Granskad Godkänd Status Lennart Bengtsson Sida PROJEKTIDENTITET Laborationsgrupp,
Datorkonstruktion. Datorkonstruktion 2018, 8hp
Datorkonstruktion 1 Datorkonstruktion 2018, 8hp Anders Nilsson Anders.P.Nilsson@liu.se Mål: Ni ska i grupper om 3 teknologer konstruera en inbyggd dator. VGA-skärm FPGA-kort 1 Datorkonstruktion 2018, 8hp
-c wc. Pre- Next state Out- Vi ser att tillstånden är redan sorterade i grupper med olika utsignaler,
9.17 Vi översätter beskrivningen till ett flödesdiagram, Figur E9.17a -c -c z=1 E A z=1 E A z=0 z=0 z=0 D z=0 D Figur E9.17a Flödesdiagram B z=0 B z=0 C z=0 C z=0 som vi i sin tur översätter till en flödestabell,
Tentamen. TSEA22 Digitalteknik 5 juni, 2015, kl
Tentamen TSEA22 Digitalteknik 5 juni, 2015, kl. 08.00-12.00 Tillåtna hjälpmedel: Inga. Ansvarig lärare: Mattias Krysander Visning av skrivningen sker mellan 10.00-10.30 den 22 juni på Datorteknik. Totalt
Tenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2009-06-04 Skrivtid 9.00-13.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng inkl bonus Jourhavande lärare Per Lindgren Tel 070 376 8150 Tillåtna
Simulering med ModelSim En kort introduktion
Linköpings universitet Institutionen för systemteknik Laborationer i digitalteknik Datorteknik 2017 Simulering med ModelSim En kort introduktion TSEA22 Digitalteknik D Linköpings universitet SE-581 83
Tentamen i IE1204/5 Digital Design måndagen den 15/
Tentamen i IE1204/5 Digital Design måndagen den 15/10 2012 9.00-13.00 Allmän information Examinator: Ingo Sander. Ansvarig lärare: William Sandqvist, tel 08-790 4487 (Kista IE1204), Tentamensuppgifterna
LABORATIONSINSTRUKTION LABORATION
Högskolan Dalarna Elektroteknik LABORATION LABORATIONSINSTRUKTION Sekvensnät med VHDL KURS Digitalteknik LAB NR Ver9 5 INNEHÅLL. Kaskadkopplad räknare 2. Elektronisk tärning NAMN KOMMENTARER PROGRAM/KURS
Chalmers ekniska Högskola Institutionen för Data- och Informationsteknik. EDA 321 Digitalteknik syntes Laboration 2 - VHDL
Chalmers ekniska Högskola Institutionen för Data- och Informationsteknik EDA 321 Digitalteknik syntes 2011-2012 Laboration 2 - VHDL 1. Enkelt sekvensnät 2. Trafikräknare i VHDL 3. Syntes av VHDL-kod Namn
LABORATION TSEA22 DIGITALTEKNIK D TSEA51 DIGITALTEKNIK Y. Konstruktion av sekvenskretsar med CPLD. Version: 2.2
2016 LABORATION TSEA22 DIGITALTEKNIK D TSEA51 DIGITALTEKNIK Y Konstruktion av sekvenskretsar med CPLD Version: 2.2 2014 (OVA, MK) 2015 (OVA, MK) 2016 (OVA, MK) Olov Andersson 1(11) 1. Inledning Syftet
Hjälpmedel: Appendix A. VHDL-syntax. (bifogas detta prov) Appendix B.2. IEEE-package (bifogas detta prov)
7HQWDPHQL.XQGDQSDVVDGHNUHWVDUI U(P Datum: 991012 Tid: 8.00-13.00 Lokal: E138 Hjälpmedel: Appendix A. VHDL-syntax. (bifogas detta prov) Appendix B.2. IEEE-package (bifogas detta prov) Vid eventuella frågor
LABORATION TSEA22 DIGITALTEKNIK D
2015 LABORATION TSEA22 DIGITALTEKNIK D Konstruktion av mindre digitala system med CPLD Version: 1.5 2015 (OVA, MK) Olov Andersson 1(12) 1. Inledning Syftet med laborationen är dels att öva på konstruktion
Programmerbar logik och VHDL. Föreläsning 4
Programmerbar logik och VHDL Föreläsning 4 Förra gången Strukturell VHDL Simulering med ISim Strukturell VHDL Simulering test_bench specificerar stimuli Simulatorn övervakar alla signaler, virtuell logik-analysator
VHDL3. Angående buffer
VHDL3 Repetition buffer, record, loop kombinaoriska processer Varning latchar, hasard uprogcpu VHDL-kod för mikromaskin med hämtfas Minnen i FGPA Distributed RAM (LUT) Block-RAM 3-portars registerfil pipecpu
Omtentamen IE Digital Design Måndag 14/
Omtentamen IE204-5 Digital Design Måndag 4/3 206 4.00-8.00 Allmän information ( TCOMK, Ask for an english version of this exam if needed ) Examinator: Ingo Sander. Ansvarig lärare: Kista, William Sandqvist
IE1205 Digital Design: F8: Minneselement: Latchar och Vippor. Räknare
IE1205 Digital Design: F8: Minneselement: Latchar och Vippor. Räknare IE1205 Digital Design F1 F3 F2 F4 Ö1 Booles algebra, Grindar MOS-teknologi, minimering F5 F6 Ö2 Aritmetik Ö3 KK1 LAB1 Kombinatoriska
Laboration i digitalteknik Introduktion till digitalteknik
Linköpings universitet Institutionen för systemteknik Laborationer i digitalteknik Datorteknik 6 Laboration i digitalteknik Introduktion till digitalteknik TSEA Digitalteknik D TSEA5 Digitalteknik Y TDDC75
Tenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2009-08-28 Skrivtid 9.00-13.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng inkl bonus Jourhavande lärare Per Lindgren Tel 070 376 8150 Tillåtna
Digitalteknik, fortsättningskurs Föreläsning VHDL Very High Speed Integrated Circuit Hardware Description Language
1 Digitalteknik, fortsättningskurs Föreläsning 2-2012 VHDL Very High Speed Integrated Circuit Hardware Description Language VHDL = VHSIC Hardware Description Language VHSIC = Very High Speed Integrated
Lösningförslag till Exempel på tentamensfrågor Digitalteknik I.
Lösningförslag till Exempel på tentamensfrågor Digitalteknik I.. Uttryckt i decimal form: A=28+32+8 + 2 =70 B=59 C=7 A+B+C=246 2. Jag låter A' betyda "icke A" A'B'C'D'+ABC'D'+A'BCD'+AB'CD'=D'(A'(B'C'+BC)+A(BC'+B'C))=
Tenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2008-08-29 Skrivtid 9.00-13.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng inkl bonus Jourhavande lärare Johan Eriksson Tel 070 589 7911 Tillåtna
Digitala projekt Elektro- och informationsteknik
Digitala projekt Elektro- och informationsteknik Digitala projekt (I) VT1 huvudsakligen teori och VT2 konstruktionsarbete i projektlabb 10 hp motsvarar ca 7 veckor heltid! Godkännande; U, G Gruppstorlek;
IE1205 Digital Design: F9: Synkrona tillståndsautomater
IE25 Digital Design: F9: Synkrona tillståndsautomater Moore och Mealy automater F8 introducerade vippor och vi konstruerade räknare, skift-register etc. F9-F skall vi titta på hur generella tillståndsmaskiner
VHDL testbänk. Mall-programmets funktion. Låset öppnas när tangenten 1 trycks ned och sedan släpps. William Sandqvist
VHDL testbänk Mall-programmets funktion Låset öppnas när tangenten 1 trycks ned och sedan släpps. Keypad och Statecounter Bra val av datatyper gör koden självförklarande! K: in std_logic_vector(1 to 3);
Tentamen i Digitala system - EDI610 15hp varav denna tentamen 4,5hp
Tentamen i Digitala system - EDI610 15hp varav denna tentamen 4,5hp Institutionen för elektro- och informationsteknik Campus Helsingborg, LTH 2016-12-22 8.00-13.00 Uppgifterna i tentamen ger totalt 60
LABORATIONSINSTRUKTION LABORATION. Räknare och skiftregister med sekvensiell VHDL. LAB NR Ver KURS. Digitalteknik INNEHÅLL. 1.
Högskolan Dalarna Elektroteknik LABORATION LABORATIONSINSTRUKTION Räknare och skiftregister med sekvensiell VHDL KURS Digitalteknik LAB NR Ver09 INNEHÅLL. Strukturell VHDL. Sekvensiell VHDL 3. Strukturell
Sekvensnät i VHDL del 2
Laboration 6 i digitala system ht-16 Sekvensnät i VHDL del 2 Realisering av Mealy och Moore i VHDL............................. Namn............................. Godkänd (datum/sign.) 2 Laborationens syfte
Försättsblad till skriftlig tentamen vid Linköpings Universitet
Försättsblad till skriftlig tentamen vid Linköpings Universitet Datum för tentamen 03-05-3 Salar U, KÅRA, U3 Tid -8 Kurskod TSEA Provkod TEN Kursnamn Digitalteknik Institution ISY Antal uppgifter som ingår
Introduktion till Xilinx CPLD och ISE WebPack 6.2 Version NV
Introduktion till Xilinx CPLD och ISE WebPack 6.2 Version NV Introduktionen beskriver grunderna för att använda programvaran Xilinx ISE WebPack 6.2.03 tillsammans med en CPLD (Complex Programmable Logic
Tentamen i Digitala system - EITA15 15hp varav denna tentamen 4,5hp
Tentamen i Digitala system - EITA15 15hp varav denna tentamen 4,5hp Institutionen för elektro- och informationsteknik Campus Helsingborg, LTH 2018-01-09 8.00-13.00 (förlängd 14.00) Uppgifterna i tentamen
Digitalteknik 7.5 hp distans: 5.1 Generella sekvenskretsar 5.1.1
Digitalteknik 7.5 hp distans: 5.1 Generella sekvenskretsar 5.1.1 Från Wikipedia: Sekvensnät Ett sekvensnäts utgångsvärde beror inte bara på indata, utan även i vilken ordning datan kommer (dess sekvens).
KOMBINATORISKA FUNKTIONER...1
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Lars Wållberg Håkan Joëlson 2002-10-10 v 1.4 Elektronik DIGITALTEKNIK Grunderna i VHDL Innehåll Inledning...1 KOMBINATORISKA FUNKTIONER...1
TSEA22 Digitalteknik 2019!
1(39) 2019 Mattias Krysander Ingemar Ragnemalm 1(39) Föreläsning 5. Sekv1. enna föreläsning: Vippor Sekvensnät Moore och Mealy 2(39)2(39) Förra föreläsningen: Labb 1. Adderare. Carryaccelerator Och ännu
Digital elektronik CL0090
Digital elektronik CL9 Föreläsning 3 27--29 8.5 2. My Talsystem Binära tal har basen 2 Exempel Det decimala talet 9 motsvarar 2 Den första ettan är MSB, Most Significant Bit, den andra ettan är LSB Least
Digital- och datorteknik, , Per Larsson-Edefors Sida 1
Digitala it elektroniksystem t Professor Per Larsson-Edefors perla@chalmers.se Digital- och datorteknik, 101122, Per Larsson-Edefors Sida 1 Introduktion Konstruktionsalternativ Kretskort med diskreta standardkomponenter.
Översikt, kursinnehåll
Översikt, kursinnehåll Specifikation av digitala funktioner och system Digitala byggelement Kombinatoriska system Digital Aritmetik Synkrona system och tillståndsmaskiner Asynkrona system och tillståndsmaskiner
Ett minneselements egenskaper. F10: Minneselement. Latch. SR-latch. Innehåll:
F: Minneselement Innehåll: - Latchar - Flip-Flops - egister - Läs- och skrivminne (andom-access Memory AM) - Läsminne (ead Only Memory OM) Ett minneselements egenskaper Generellt sett så kan följande operationer
DIGITAL ELEKTRONIK. Laboration DE3 VHDL 1. Namn... Personnummer... Epost-adress... Datum för inlämning...
UMEÅ UNIVERSITET Tillämpad fysik och elektronik 2014 John Berge et al. DIGITAL ELEKTRONIK Laboration DE3 VHDL 1 Namn... Personnummer... Epost-adress... Datum för inlämning... Introduktion Syftet med denna
Tentamen IE Digital Design Måndag 23/
Tentamen IE104-5 Digital Design Måndag 3/10 017 14.00-18.00 Allmän information ( TCOMK, Ask for an english version of this exam if needed ) Examinator: Ingo Sander. Ansvarig lärare: Kista, William Sandqvist
IE1204/5 Digital Design typtenta
IE1204/5 Digital Design typtenta Del A1 tio korta Analys-uppgifter 1p totalt 10p Rättas bara Rätt/Fel! Observera minst 6p på A1 om vi ska rätta vidare! Del A2 två Metodikuppgifter om totalt 10p. Rättas
Omtentamen med lösningar i IE1204/5 Digital Design Fredag 10/
Omtentamen med lösningar i IE24/5 Digital Design Fredag /4 25 8.-2. Allmän information Examinator: Ingo Sander. Ansvarig lärare: William Sandvist, tel 8-794487 / Fredrik Jonsson Tentamensuppgifterna behöver
Digital Design IE1204
Digital Design IE1204 F9 Tillståndsautomater del1 william@kth.se IE1204 Digital Design F1 F3 F2 F4 Ö1 Booles algebra, Grindar MOS-teknologi, minimering F5 F6 Ö2 Aritmetik Ö3 KK1 LAB1 Kombinatoriska kretsar
Tentamen i IE Digital Design Fredag 21/
Tentamen i IE204-5 Digital Design Fredag 2/0 206 09.00-3.00 Allmän information (TCOMK, Ask for an english version of this exam if needed) Examinator: Ingo Sander. Ansvarig lärare: Kista, William Sandqvist
Vad är en UART? Universal Asynchronous Receiver Transmitter parallella seriella parallell åttabitars signal mest signifikant bit
Vad är en UART? Beteckningen UART är en förkortning för det engelska uttrycket Universal Asynchronous Receiver Transmitter, vilket översatt till svenska blir ungefär Universell Asynkron Mottagare/Sändare.
DIGITALTEKNIK. Laboration D172
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Håkan Joëlson 2006-02-24 v 1.2 DIGITALTEKNIK Laboration D172 Programmerbar logik (PLD) Programmeringsspråket VHDL Kombinatoriska funktioner
Tenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2010-08-27 Skrivtid 9.00-14.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng inkl bonus Jourhavande lärare Per Lindgren Tel 070 376 8150 Tillåtna
IE1204/5 Digital Design typtenta
IE1204/5 Digital Design typtenta Del A1 tio korta Analys-uppgifter 1p totalt 10p Rättas bara Rätt/Fel! Observera minst 6p på A1 om vi ska rätta vidare! Del A2 två Metodikuppgifter om totalt 10p. Rättas
Digitalteknik F12. Några speciella automater: register räknare Synkronisering av insignaler. Digitalteknik F12 bild 1
igitalteknik F2 Några speciella automater: register räknare Synkronisering av insignaler igitalteknik F2 bild Register Ett register är en degenererad automat som i allt väsentligt används för att lagra
GRUNDER I VHDL. Innehåll. Komponentmodell Kodmodell Entity Architecture Identifierare och objekt Operationer för jämförelse
GRUNDER I VHDL Innehåll Komponentmodell Kodmodell Entity Architecture Identifierare och objekt Operationer för jämförelse KOMPONENTMODELL Modell för att beskriva komponenter Externt interface Intern funktion
Digitala system EDI610 Elektro- och informationsteknik
Digitala system EDI610 Elektro- och informationsteknik Digitala System EDI610 Aktiv under hela första året, höst- och vår-termin Poäng 15.0 Godkännande; U,3,4,5 Under hösten i huvudsak Digitalteknik Under
Minneselement,. Styrteknik grundkurs. Digitala kursmoment. SR-latch med logiska grindar. Funktionstabell för SR-latchen R S Q Q ?
Styrteknik grundkurs Digitala kursmoment Binära tal, talsystem och koder Boolesk Algebra Grundläggande logiska grindar Minneselement, register, enkla räknare Analog/digital omvandling SR-latch med logiska
Låskretsar och Vippor
Låskretsar och Vippor Låskretsar (latch) och vippor (flip-flop) är kretsar med minnesfunktion. De ingår i datorns minnen och i processorns register. SR-låskretsen är i princip datorns minnescell Q=1 Q=0
DIGITALTEKNIK I. Laboration DE2. Sekvensnät och sekvenskretsar
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Håkan Joëlson, John Berge 203 DIGITALTEKNIK I Laboration DE2 Sekvensnät och sekvenskretsar Namn... Personnummer... Epost-adress... Datum för
Tentamen med lösningar IE Digital Design Måndag 23/
Tentamen med lösningar IE04-5 Digital Design Måndag 3/0 07 4.00-8.00 Allmän information ( TCOMK, Ask for an english version of this exam if needed ) Examinator: Ingo Sander. Ansvarig lärare: Kista, William
Tentamen i IE1204/5 Digital Design Torsdag 29/
Tentamen i IE1204/5 Digital Design Torsdag 29/10 2015 9.00-13.00 Allmän information ( TCOMK, Ask for an english version of this exam if needed ) Examinator: Ingo Sander. Ansvarig lärare: William Sandqvist
Programmerbar logik (PLD) Programmeringsspråket VHDL Kombinatoriska funktioner i VHDL för PLD Sekvensfunktioner i VHDL för PLD
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Håkan Joëlson 2003-09-15 v 2.1 DIGITALTEKNIK Laboration D163 Programmerbar logik (PLD) Programmeringsspråket VHDL Kombinatoriska funktioner
LABORATION TSEA22 DIGITALTEKNIK D
2016 LABORATION TSEA22 DIGITALTEKNIK D Konstruktion av mindre digitala system med CPLD Version: 2.2 2015 (OVA, MK) 2016 (OVA, MK) Olov Andersson 1(14) 1. Inledning Syftet med laborationen är dels att öva
FÖRELÄSNING 8 INTRODUKTION TILL DESIGN AV DIGITALA ELEKTRONIKSYSTEM
FÖRELÄSNING 8 INTRODUKTION TILL DESIGN AV DIGITALA ELEKTRONIKSYSTEM Innehåll Designflöde Översikt av integrerade kretsar Motivation Hardware Description Language CAD-verktyg 1 DESIGNFLÖDE FÖR DIGITALA
L15 Introduktion modern digital design
L15 Introduktion modern digital design Upplägg LP2 F15 Introduktion till modern digital design F16 Kombinatoriska nät i VHDL F17 Sekvensnät i VHDL F18 Gästföreläsning (Advenica, fortsättningskurser) F19
Digital Design IE1204
Digital Design IE1204 F8 Vippor och låskretsar, räknare william@kth.se IE1204 Digital Design F1 F3 F2 F4 Ö1 Booles algebra, Grindar MOS-teknologi, minimering F5 F6 Ö2 Aritmetik Ö3 KK1 LAB1 Kombinatoriska
Tentamen IE Digital Design Fredag 13/
Tentamen IE204-5 Digital Design Fredag / 207 08.00-2.00 Allmän information ( TCOMK, Ask for an english version of this exam if needed ) Examinator: Ingo Sander. Ansvarig lärare: Kista, William Sandqvist
Generering av analoga signaler från XSV300
Generering av analoga signaler från XSV300 Examensarbete utfört i elektroniksystem av David Kronqvist och Fredrick Carlsson LiTH-ISY-EX-ET-0224-2003 Linköping 2003 Generering av analoga signaler från XSV300
Tenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2011-08-26 Skrivtid 9.00-14.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng Jourhavande lärare Per Lindgren Tel 070 376 8150 Tillåtna hjälpmedel
Tentamen i Grundläggande ellära och digitalteknik ETA 013 för D
Lars-Erik ederlöf Per Liljas Tentamen i Grundläggande ellära och digitalteknik ET 03 för D 200-08-20 Tentamen omfattar 40 poäng, 2 poäng för varje uppgift. 20 poäng ger godkänd tentamen. Tillåtet hjälpmedel
LABORATION. Datorteknik Y
LABORATION Datorteknik Y Avbrottsprogrammering på Darma Version 4.03 Februari 2019 (OA, KP) Namn och personnummer Godkänd 1 1 Inledning Syftet med laborationen är först att ge övning i avbrottsprogrammering
Tentamen i Digitalteknik 5p
Dan Weinehall Håkan Joëlson 007-0-09 ELEA5 Tentamen i Digitalteknik 5p Datum: 007-0-09 Tid: 09:00-5:00 Sal: Hjälpmedel: VHDL-kompendierna: Grunderna i VHDL, Strukturell VHDL och testbädd Labinstruktioner
Lösningsföslag till Exempel på tentamensuppgifter i Digitalteknik I
Lösningsföslag till Exempel på tentamensuppgifter i Digitalteknik I Flervalsfrågor. A 2. C 3. B 4. D 5. A 6. B 7. C 8. D 9. C 0. B. B 2. C 3. A 4. C 5. A Problemuppgifter. Uttryckt i decimal form: A=28+32+8
PARALLELL OCH SEKVENTIELL DATABEHANDLING. Innehåll
PARALLELL OCH SEKVENTIELL DATABEHANDLING Innehåll Parallellism i VHDL Delta delays och Simuleringstid VHDLs simuleringscykel Aktivering av Processer Parallella och sekventiella uttryck 1 Controller PARALLELLISM
Tentamen med lösningar för IE1204/5 Digital Design Torsdag 15/
Tentamen med lösningar för IE4/5 Digital Design Torsdag 5/ 5 9.-. Allmän information Eaminator: Ingo Sander. Ansvarig lärare: Kista, William Sandqvist, tel 8-79 44 87. KTH Valhallavägen, Fredrik Jonsson,
Styrteknik distans: Minneselement, register, räknare, AD-omv D4:1
Styrteknik distans: Minneselement, register, räknare, AD-omv D4:1 Digitala kursmoment D1 Binära tal, talsystem och koder D2 Boolesk Algebra D3 Grundläggande logiska grindar D4 Minneselement, register,
Examens arbete 10-poäng C-nivå Mälardalens Högskola Testbed for a semi-full-custom mixed signal ASIC
Examens arbete 10-poäng C-nivå Mälardalens Högskola Testbed for a semi-full-custom mixed signal ASIC Februari 2007 Institutionen för Datavetenskap och Elektronik Mälardalen Högskola Västerås INLEDNING...