Tentamen IE1204 Digital Design Måndag 15/

Relevanta dokument
Tentamen IE Digital Design Fredag 15/

Tentamen i IE1204/5 Digital Design Torsdag 29/

Tentamen i IE1204/5 Digital Design onsdagen den 5/

Omtentamen IE Digital Design Måndag 14/

Tentamen i IE Digital Design Fredag 21/

Tentamen i IE1204/5 Digital Design onsdagen den 5/

Tentamen i IE1204/5 Digital Design måndagen den 15/

Tentamen IE Digital Design Måndag 23/

Tentamen med lösningar för IE1204/5 Digital Design Torsdag 15/

Tentamen med lösningar i IE Digital Design Fredag 15/

Tentamen IE Digital Design Fredag 13/

Tentamen med lösningar i IE1204/5 Digital Design Måndag 27/

Omtentamen med lösningar i IE1204/5 Digital Design Fredag 10/

Tentamen med lösningar IE Digital Design Måndag 23/

Tentamen med lösningar i IE1204/5 Digital Design Torsdag 29/

Tentamen med lösningar i IE Digital Design Fredag 21/

Omtentamen med lösningar IE Digital Design Måndag 14/

Tentamen med lösningar IE Digital Design Fredag 13/

IE1204/IE1205 Digital Design

IE1205 Digital Design: F9: Synkrona tillståndsautomater

Tenta i Digitalteknik

Tenta i Digitalteknik

Tentamen. TSEA22 Digitalteknik 5 juni, 2015, kl

Digitalteknik 7.5 hp distans: 5.1 Generella sekvenskretsar 5.1.1

Tentamen i Digital Design

IE1204/5 Digital Design typtenta

IE1204/5 Digital Design typtenta

IE1205 Digital Design: F10: Synkrona tillståndsautomater del 2

Tenta i Digitalteknik

Tentamen i IE1204/5 Digital Design Måndag 27/

Sekvensnät i VHDL del 2

Asynkrona sekvensmaskiner

Tenta i Digitalteknik

Tenta i Digitalteknik

Digital Design IE1204

IE1204 Digital Design

Institutionen för systemteknik, ISY, LiTH. Tentamen i. Tid: kl

Sekvensnät Som Du kommer ihåg

Försättsblad till skriftlig tentamen vid Linköpings universitet

DIGITALTEKNIK I. Laboration DE2. Sekvensnät och sekvenskretsar

Digital- och datorteknik

Digital Design IE1204

Exempel Skriftlig Tentamen IE1204 Digital Design Hösten 2018

Digital Design IE1204

Digital Design IE1204

Tentamensskrivning 11 januari 2016

Tenta i Digitalteknik

Repetition delay-element

D2 och E3. EDA321 Digitalteknik-syntes. Fredag den 13 januari 2012, fm i M-salarna

Tentamen i Digitalteknik, TSEA22

Exempel på tentamensfrågor Digitalteknik

Repetition TSIU05 Digitalteknik Di/EL. Michael Josefsson

Tentamen i Digitalteknik, EITF65

Tentamen i Digitalteknik TSEA22

Tentamen i Digitalteknik 5p

Tentamen i Digitala system - EDI610 15hp varav denna tentamen 4,5hp

DESIGN AV SEKVENTIELL LOGIK

Tentamen i Grundläggande ellära och digitalteknik ETA 013 för D

SEKVENSKRETSAR. Innehåll

Tentamen i Digitala system - EITA15 15hp varav denna tentamen 4,5hp

Laboration D159. Sekvensnät beskrivna med VHDL och realiserade med PLD. Namn: Datum: Epostadr: Kurs:

Laboration i digitalteknik Introduktion till digitalteknik

IE1204 Digital Design

Digital Design IE1204

Lösningförslag till Exempel på tentamensfrågor Digitalteknik I.

-c wc. Pre- Next state Out- Vi ser att tillstånden är redan sorterade i grupper med olika utsignaler,

IE1205 Digital Design: F8: Minneselement: Latchar och Vippor. Räknare

Tenta i Digitalteknik

Sekvensnät. William Sandqvist

IE1205 Digital Design: F13: Asynkrona Sekvensnät (Del 2)

Repetition och sammanfattning av syntes och analys av sekvensnät

Digital Design IE1204

Grundläggande Datorteknik Digital- och datorteknik

TSEA22 Digitalteknik 2019!

Lösningsförslag till tentamen i Digitalteknik, TSEA22

F5 Introduktion till digitalteknik

LEJON LABORATION3. Laborationens syfte

Hjälpmedel: Appendix A. VHDL-syntax. (bifogas detta prov) Appendix B.2. IEEE-package (bifogas detta prov)

Digital elektronik CL0090

Konstruktionsmetodik för sekvenskretsar

Laboration D181. ELEKTRONIK Digitalteknik. Kombinatoriska kretsar, HCMOS v 2.1

Sekvensnät vippor, register och bussar

Lösningsföslag till Exempel på tentamensuppgifter i Digitalteknik I

Tentamen i EDA320 Digitalteknik för D2

TSIU05 Digitalteknik. LAB1 Kombinatorik LAB2 Sekvensnät LAB3 System

Digital Design IE1204

Högskolan i Halmstad Digital- och Mikrodatorteknik 7.5p. Lista på registeruppsättningen i PIC16F877A Datablad TTL-kretsar 74-serien

Tentamen EDAA05 Datorer i system

Försättsblad till skriftlig tentamen vid Linköpings Universitet

IE1205 Digital Design: F8: Minneselement: Latchar och Vippor. Räknare

DIGITAL ELEKTRONIK. Laboration DE3 VHDL 1. Namn... Personnummer... Epost-adress... Datum för inlämning...

Tentamen i Grundläggande ellära och digitalteknik ETA 013 för D

Digitalteknik F12. Några speciella automater: register räknare Synkronisering av insignaler. Digitalteknik F12 bild 1

Digital- och datorteknik

Programmerbar logik och VHDL. Föreläsning 4

TSEA22 Digitalteknik 2019!

Laboration D184. ELEKTRONIK Digitalteknik. Sekvensnät beskrivna med VHDL och realiserade med PLD

+5V. start. Styrsystem. stopp. Tillståndsmaskiner

Digital elektronik CL0090

Grundläggande digitalteknik

Transkript:

Tentamen IE1204 Digital Design Måndag 15/1 2018 14.00-18.00 Allmän information (Ask for an English version of this exam if needed) Examinator: Carl-Mikael Zetterling Ansvarig lärare vid tentamen: Carl-Mikael Zetterling. Tentamensuppgifterna måste återlämnas när du lämnar in din skrivning. OBS! I slutet av tentamenshäftet finns ett inlämningsblad för del A1, som ska avskiljas för att lämnas in tillsammans med lösningarna för del A2 och del B. Hjälpmedel: Inga hjälpmedel är tillåtna! Tentamen består av tre delar med sammanlagt 14 uppgifter, och totalt 30 poäng: Del A1 (Analys) innehåller tio korta uppgifter. Rätt besvarad uppgift ger en poäng. Felaktig besvarad ger 0 poäng. Det totala antalet poäng i del A1 är 10 poäng. För godkänt på del A1 krävs minst 6 poäng, är det färre poäng rättar vi inte vidare. Del A2 (Konstruktionsmetodik) innehåller två metodikuppgifter om totalt 10 poäng. För att bli godkänd på tentamen krävs minst 11 poäng från A1+A2, är det färre poäng rättar vi inte vidare. Del B (Designproblem) innehåller två friare designuppgifter om totalt 10 poäng. För ett godkänt betyg (E) krävs minst 11 poäng på hela tentamen. Vid exakt 10 poäng från A1(6p)+A2(4p) erbjuds komplettering (FX) till godkänt. Betyg ges enligt följande: 0 11 16 19 22 25 F E D C B A Resultatet meddelas före måndagen den 5/2, 2018. 1

Del A1: Analysuppgifter Endast svar krävs på uppgifterna i del A1. Lämna svaren på inlämningsbladet för del A1 som du hittar på sista sidan av tentahäftet. 1. 1p/0p En funktion f(x, y, z) är angiven som: f ( x, y, z) x y z x y z x y z Ange funktionen som en summa av produkter (mintermer). f ( x, y, z) SoPmin? terms 2. 1p/0p Följande krets bestående av en 4-bitars adderare och 4 XOR-grindar kan ersättas med 3 OCHgrindar, 1 ELLER-grind och 1 inverterare. Koppla ihop signalerna och grindarna. Konstanterna 1 och 0 får också användas vid behov. 3. 1p/0p Två stycken 16-bits heltal i 2-komplementsrepresentation skrivs hexadecimalt som x = 0ABC 16 och y = 0BCD 16. Vad blir resultatet av subtraktionen s = x - y? Svaret ska anges hexadecimalt, och ska vara ett 16-bits heltal i 2-komplementsrepresentation. 4. 1p/0p Ett Karnaughdiagram för en funktion av fem variabler Y = f(x 4, x 3, x 2, x 1, x 0 ) ges nedan. Ange den minimerad funktionen Y min som en summa av produkter, på SoP form. - i diagramet står för don t care. x 1 x 0 x 4 = 0 x 3 x 2 00 01 11 10 0 1 3 2 00 1 1 1 1 4 5 7 6 01 0 1 0 12 13 15 14 11 0 8 9 11 10 10 1 0 1 x 1 x 0 x 4 = 1 x 3 x 2 00 01 11 10 0 1 3 2 00 1 1 1 1 4 5 7 6 01 0 0 0 12 13 15 14 11 1 8 9 11 10 10 1 1 1 2

5. 1p/0p En funktion Y = f(a,b,c) har byggts med fyra NAND-grindar. Konstruera samma funktion med en MUX istället. Du får koppla följande signaler till ingångarna på MUX:,,0,1 6. 1p/0p Vilken funktion realiserar CMOS-grinden? C(A,B) =? 7. 1p/0p En tillståndsmaskin av MOORE-typ får följande insekvens: 000010101101. Starttillståndet spelar ingen roll, men du kan anta tillstånd a. Vilket är det slutliga tillståndet efter denna insekvens? 3

8. 1p/0p En D-latch och en D-vippa startar med Q = 1. Signalerna clk och D är kopplade till ingångarna. Rita färdigt tidsdiagrammet för utsignalen Q latch och Q FF. Svara i figuren på svarsblanketten. 9. 1p/0p En trebitsräknare är byggd med T-vippor enligt nedan. Rita tillståndsdiagrammet för alla möjliga tillstånd. Svara på svarsblanketten. 10. 1p/0p VHDL koden nedan beskriver en standard TTL grindkombination. Vilken av de fyra? architecture behavior of chip is begin d5(1) <= not((d1(1) or d1(2)); d5(2) <= not((d2(1) or d2(2)); d5(3) <= not((d3(1) or d3(2)); d5(4) <= not((d4(1) or d4(2)); end behavior; 4

Del A2: Konstruktionsmetodik Observera! Del A2 rättas endast om Du är godkänd på del A1 11. 5p Ett tärningsspel har en ovanlig resultatvisning. Det högsta resultatet en spelare kan få är 10 och det lägsta resultatet är 0. Spelet använder en display med fyra tärningssidor, och lyser upp en eller flera tärningssidor enligt nedan. Decimal Score 4bits (x 3... x 0 ) Dice Game Score Display Decoder D 4 D 3 D 2 D 1 Resultatenheten skickar resultatet som ett 4-bitars binärt tal. Omvandlaren Dice Game Score Display Decoder avkodar 4-bitars binärtalet till de fyra utgångarna D 4 till D 1. Varje utgång är kopplad till en tärningssida som tänds, som visas i bilden ovan. Avkodaren har följande egenskaper: 1. Om resultatet är 0 ska ingen tärningssida lysas upp, 2. om resultatet är 10 ska alla tärningssidor lysas upp, och 3. om resultatet är i intervallet 1 till 9, ska tärningssidor lysas upp så att resultatet visas med så få tärningar som möjligt och med prioritet för de högsta tärningsvärdena. 4. Resultat i intervallet 11 till 15 ska utnyttjas som don t cares. a) (1p) Rita sanningstabellen. b) (2p) Ta fram minimala logiska uttryck för D 4, D 3, D 2 och D 1 med Karnaughdiagram och genom att utnyttja don t cares. c) (2p) Konstruera och rita grindnätet med enbart 2-ingångars NAND-grindar. 12. 5p Konstruera en 4-bitars synkronräknare som räknar igenom de udda primtalen. När kontrollsignalen UP = 1 ska räknesekvensen vara 3, 5, 7, 11, 13, 3 etc När kontrollsignalen UP = 0 ska räknesekvensen vara 3, 13, 11, 7, 5, 3 etc Signalen UP kan ändras när som helst i sekvensen men är synkron med klockan. Konstruera räknaren med D-vippor (som har asynkrona set- och reset-ingångar). Ledning: eftersom alla tillåtna tal är udda, så är q 0 = 1, och bara q 3, q 2 och q 1 behöver logiknät och vippor. a) (1p) Rita en tillståndstabell för alla tillåtna tillstånd. b) (2p) Använd Karnaughdiagram för att ta fram logiska uttryck för nästa tillstånd q 3 +, q 2 + and q 1 +. c) (1p) Rita ett tillståndsdiagram med alla tillstånden, inclusive de förbjudna 1, 9, och 15. d) (1p) Konstruera asynkron set och resetlogik så att räknaren kan sättas i starttillståndet 3. 5

Del B. Designproblem Observera! Del B rättas endast om Du har mer än 11p på del A1+A2. 13. (4p) Ett sekvensnät (FSM) används för att styra trafikljusen vid en korsning mellan en huvudled (Highway) och en mindre väg (Farmroad). Båda vägar har trafikljus med röda, gula och gröna ljus. Bilden nedan visar de två vägarna och trafikljusen, och funktionen beskrivs i texten. HR HY HG FR FY FG FS FarmRoad FS FR FY FG Highway HR HY HG Konstruera en trafikkontrollenhet med sekvensnät enligt Mealy-modellen med följande regler: Ett trafikljus har tre lampor röd, gul och grön. För varje väg och riktning finns det ett trafikljus som i bilden ovan. Trafikljusens funktion är identisk i båda riktningar på huvudleden (Highway) och den mindre vägen (Farmroad). Endast en lampa är tänd i taget i varje trafikljus. För att ge huvudleden prioritet, så är normaltillståndet att det gröna ljuset HG är PÅ och den mindre vägen har rött ljus FR PÅ. 1. När huvudleden har prioritet, och sensorn på den mindre vägen FS blir 1, så ska trafikkontrollenheten sätta HG och FR till AV, och sätta HY och FY till PÅ, samt starta en korttidstimer genom att sätta Start_ST till 1. 2. Efter en kort paus, indikerat av att insignalen Tmr = 0, ska trafikkontrollenheten sätta HY och FY till AV, sätta HR och FG till PÅ, samt starta den längre timern genom att sätta Start_LT till 1. 3. Efter en lång paus, indikerat av att insignalen Tmr = 0, ska trafikkontrollenheten sätta HR och FG till AV, sätta HY och FY till PÅ, samt starta en korttidstimer genom att sätta Start_ST till 1. 4. Efter en kort paus, indikerat av att insignalen Tmr = 0, ska trafikkontrollenheten sätta HY och FY till AV, sätta HG och FR till PÅ, samt starta den längre timern genom att sätta Start_LT till 1. 5. Efter en lång paus, när Tmr = 0, ska trafikkontrollenheten vänta på att sensorn FS på den mindre vägen blir 1 igen. När den blir det, ska förloppet upprepas från 1 ovan. Rita tillståndsdiagram och tillståndstabell. 6 FS Tmr clk Traffic Control FSM HR HY HG FR FY FG Start_ST Start_LT HR: Output Highway Red Signal. Highway Traffic Blocked HY: Output Highway Yellow Signal. Highway Traffic Prepare to Stop HG: Output Highway Green Signal. Highway Traffic Allowed FR: Output FarmRoad Red Signal. FarmRoad Traffic Blocked FY: Output FarmRoad Yellow Signal. FarmRoad Traffic Prepare to Stop FG: Output FarmRoad Green Signal. FarmRoad Traffic Allowed Start_ST: Output Start Timer for short duration with a one clock cycle long pulse Start_LT: Output Start Timer for long duration with a one clock cycle long pulse FS: Input FarmRoad Sensor. When FS = 1, there is traffic on the FarmRoad. Tmr: Input When Tmr = 0, the short OR long time has elapsed clk: Input All transitions in Traffic Control FSM are synchronous to clk

14. (6p) Ett synkront sekvensnät har byggts med två ingångar a och b samt två D-vippor, se nedan. a) (1p) Räkna ut maximalt tillåten klockfrekvens. Antag att t Setup = 5 ns, t Hold = 1 ns, t Gate = 5 ns, och t Clk2Q = 10 ns. I ett försök att öka reaktionssnabbheten på kretsen och minska antalet grinder, så byggdes det synkrona sekvensnätet om till ett asynkront sekvensnät genom att ta bort båda D-vipporna. För analysen nedan kan du tänka dig att du lägger in ett fördröjningsnät istället för varje D-vippa. b) (2p) Det finns statisk hazard i minst en av tillståndsfunktionerna. Ta fram nya hasardfria nästatillståndsfunktioner för q 1 + och q 2 +. Excitationstabellen måste vara oförändrad. Ledning: Skriv ner nästa tillståndsfunktionerna för q 1 + och q 2 + och rita Karnaughdiagram. c) (2p) Det finns minst en kritisk kapplöpning i det asynkrona sekvensnätet. Räkna upp alla kombinationer av tillstånd och insignaler som ger upphov till kritisk kapplöpning. Ledning: Rita excitationstabell och flödestabell för det asynkrona sekvensnätet och identifiera stabila tillstånd. d) (1p) Föreslå en ny tillståndstilldelning som är fri från kritisk kapplöpning. Lycka till! 7

Inlämningsblad för del A Blad 1 (ta loss och lämna in som blad 1 tillsammans med lösningarna för del A2 och del B) Efternamn: Förnamn: Personnummer: Blad: 1 Skriv in dina svar för uppgifterna från del A1 (1 till 10) Fråga Svar 1 f ( x, y, z) SoPmin? 2 terms 3 4 (Tvåkomplementstal) s 16 =?? F ( A, B ) SoP min 5 6 C ( A, B)? 7 Slutligt tillstånd =? 8

Inlämningsblad för del A Blad 2 (ta loss och lämna in som blad 2 tillsammans med lösningarna för del A2 och del B) Efternamn: Förnamn: Personnummer: Blad: 2 8 9 Tillståndsdiagram: 10 Standard TTL-grind: Nedanstående del fylls i av examinatorn! Del A1 (10) Del A2 (10) Del B (10) Totalt (30) Poäng 11 12 13 14 Summa Betyg 9