Sekvensnät vippor, register och bussar

Transkript

1 ekvensnät vippor, register och bussar agens föreläsning: Lärobok kap.5 Arbetsbok kap 8,9,10 Ur innehållet: Hur fungerar en -latch? Hur konstrueras JK-, - och T-vippor? er och excitationstabeller egister som minneselement egister och bussar ekvensnät x 0 x 3 x 4 x m-1 Kombinatoriskt nät q 0 e 0 q i-1 f 0 (x 0,,,...,x m-1,q 0,,...,q i-1 ) f 1 (x 0,,,...,x m-1,q 0,,...,q i-1 ) f 2 (x 0,,,...,x m-1,q 0,,...,q i-1 ) f n-1 (x 0,,,...,x m-1,q 0,,...,q i-1 ) q 0 e i-1 q i-1 Varje utgång har i varje ögonblick det värde som entydigt bestäms av insignaler och tillstånd. m insignaler n utsignaler 2 i tillstånd 1 2 Asynkront eller synkront sekvensnät Exempel: Omedelbar återkoppling x 0 x 3 x 4 x m-1 q i-1 Kombinatoriskt nät f 0 (x 0,,,...,x m-1,q 0,,...,q i-1 ) f 1 (x 0,,,...,x m-1,q 0,,...,q i-1 ) f 2 (x 0,,,...,x m-1,q 0,,...,q i-1 ) f n-1 (x 0,,,...,x m-1,q 0,,...,q i-1 ) q 0 e 0 q 0 e i-1 q i-1 = Återkoppling ( feedback ) Omedelbar (asynkron) Tidsbestämd (synkron) 3 4

2 Analys.....och när vi kopplar ihop och... =[ +( + ) ] = ( + ) =( + ) = x1 x2 q1 e1 u = (kan inte finnas...) Vid återgång till 00 uppstår kapplöpning förbjudet tillstånd 5 6 Latch (låskrets) -latch Alternativa realiseringar = kan ettställas eller nollställas för att därefter behålla värdet. Kopplingen är ett minneselement och kallas -latch. =eset =et * ymbol Asynkront minneselement 7 8

3 Grindad -latch ymbol Master-slave -latch ymbol 1 1 Ändringen i kommer alltid vid en negativ flank hos * + = M ignalen fördröjs (halv klockcykel) 9 10 Flanktriggade -vippor * Flanktriggad -vippa ynkront minneselement 11 12

4 -vippa med asynkron et/eset Exempel på användning: 4-bitars EGITE med EET-funktion å =11 ( + =) fungerar vippan som en ordinär -vippa Om =01, ettställs asynkront (väntar EJ på flank...) Om =10, nollställs asynkront Vi säger att och ingångarna är aktivt låga vippa med Load Enable G & tyrsignalen G ( Gate ) kan användas för att strypa klockpulsen. å G=0 behåller vippan sitt värde oavsett vad som finns på -ingången Clear Flanktriggad JK-vippa Flanktriggad T-vippa ( toggle ) J K & & Flanktriggad -vippa 1 1 1J 1K T 1J 1K T 1T J K J K J K T T

5 ammanfattning av vippor Användning av vippor * Vi har klarat av: Hur fungerar en -latch? Hur konstrueras JK-, - och T-vippor? er och excitationstabeller J K 1J 1K J K J K T 1T T T och ska nu titta på viktiga tillämpningar egister som minneselement Bussar bitars minnesregister 0-7, in ataöverföring, register och bussar Utgå från känd -vippa, ta bort asynkrona ingångar och , ut Packa ihop 8 likadana med gemensam resp G L 6 7 En överföring åt gången

6 nabbare, dyrare... Kan utgångarna kopplas samman? 0 1 amtidiga överföringar till samtliga register Kortslutning... Transmissionsgrind ( three-state ) x e f 0 0 Z 1 0 Z högimpedanstillstånd - varken 0 eller 1 kopplas till utgången three-state - (0,1,Z) buffer 23 24

7 egister med three-state utgång egister med gemensam buss L OE 1 Tre beteckningar: : Clock Pulse, kretsens klockingång. L : Load Enable, styrsignal för att kunna ladda register OE : Output Enable, styrsignal för att överföra innehållet i till utgången. Endast EN three-state -buffer får aktiveras (0 eller 1) åt gången. Övriga måste vara i Z-tillstånd Exempel: () A ataväg med enkel styrenhet Omkopplarna ställs i lägen Ge klockpuls Upprepa... OE 1 L A 2 3 buss rega 4 reg 27 28