Digital Design IE1204
|
|
- Max Pålsson
- för 6 år sedan
- Visningar:
Transkript
1 Digital Design IE204 F3 Asynkrona sekvensnät del 2 william@kth.se
2 IE204 Digital Design F F3 F2 F4 Ö Booles algebra, Grindar MOS-teknologi, minimering F5 F6 Ö2 Aritmetik Ö3 KK LAB Kombinatoriska kretsar F7 F8 Ö4 F9 Ö5 Multiplexor KK2 LAB2 Låskretsar, vippor, FSM F0 F Ö6 KK3 LAB3 FSM, VHDL introduktion F2 Ö7 F3 Asynkron FSM Ö8 F4 tentamen Minnen Föreläsningar och övningar bygger på varandra! Ta alltid igen det Du missat! Läs på i förväg delta i undervisningen arbeta igenom materialet efteråt!
3 Detta har hänt i kursen Decimala, hexadecimala, oktala och binära talsystemen AND OR NOT EXOR EXNOR Sanningstabell, mintermer Maxtermer PS-form Booles algebra SP-form demorgans lag Bubbelgrindar Fullständig logik NAND NOR CMOS grindar, standardkretsar Minimering med Karnaugh-diagram 2, 3, 4, 5, 6 variabler Registeraritmetik tvåkomplementrepresentation av binära tal Additionskretsar Multiplikationskrets Divisionskrets Multiplexorer och Shannon dekomposition Dekoder/Demultiplexor Enkoder Prioritetsenkoder Kodomvandlare VHDL introduktion Vippor och Låskretsar SR-latch D-latch D-vippa JK-vippa T-vippa Räknare Skiftregister Vippor i VHDL Moore-automat Mealy-automat Tillståndskod Oanvända tillstånd Analys av sekvensnät Tillståndsminimering Tillståndsmaskiner i VHDL Asynkrona sekvensnät flödestabell exitationstabell tillståndskodning
4 Repetition Delay-element Synkront sekvensnät Klockad vippa Asynkront sekvensnät ett konstgrepp: Delay-element Andra beteckningar: Y och y
5 Repetition Gyllene regeln Endast EN signal åt gången ändras
6 Repetition Exitationstabell Den asynkrona kodade tillståndstabellen kallas för Excitationstabell De stabila tillstånden (de med next state = present state) ringas in Present Nextstate state SR = y Y Y Y Y Y = y
7 Repetition Flödestabell och Tillståndsdiagram Den asynkrona okodade tillståndstabellen kallas för Flödestabell Present Next state Output state SR = Q A A A B A 0 B B A B A 00 0 Tillståndsdiagram SR 0 A 0 B
8 Repetition Tillståndsminimering Ospecificerade tillstånd Asynkrona sekvensnät har ofta många ospecificerade tillstånd. Gyllene regeln Fysikaliskt omöjligt! Tuggummiautomaten - Ett mynt i taget! Pres state Next State X= A A B C - 0 B D B C A - C - D D E F - 0 E A E - - F A - F - (X = ND, Q = z) Q Ospecificerade tillstånd är våra Jokrar!
9 Pres state Repetition Tillståndsminimering Ekvivalens (spara jokrarna) Next State X= A A B C - 0 B D B C A - C - D D E F - 0 E A E - - F A - F - (X = ND, Q = z) Q Regler för ekvivalensgrupp: Samma utsignal. Stabilt tillstånd för samma insignaler. Ospecificerade tillstånd för samma insignaler. Instabila tillstånd kan få skilja Spara jokrarna!
10 Repetition Tillståndsminimering Kompatibilitet (använd jokrarna) Pres Next State state X= A A B C - 0 B D B C A - C - D D E C - 0 E A E - - Här finns ofta flera möjligheter men en teori för vad som är optimalt saknas! Q Kompatibilitetsgraf C A E B Mealy-kompatibla D Använd ospecificerade tillstånd! Moore-kompatibla C(): A-C- E(): AE-- C(): A-C- A(0): ABC- Här väljer man mellan Moore eller Mealy kompatibel modell
11 Repetition Tillståndskodning Alla tillstånd måste kodas så att tillståndsövergångar sker med Hammingavståndet A D Placera tillståndsdiagrammet på en Graykodad hyperkub utan diagonaler. B C A E D G B F C Richard Hamming Använd lediga tillstånd som övergångstillstånd ( eftersändning ). B D : B E D
12
13 Hasard spikar När man konstruerar asynkrona kretsar så kan det händer att man får spikar (glitches) på signalvärden Detta beror på att olika signalvägar har olika fördröjningstider Fenomenet kallas för hasard (hazard) och kan elimineras med noggrann konstruktion
14 Snabbfråga Vilket tidsdiagram motsvarar bäst den signal som genereras av följande grindnät vid stigande flank? in Q in 0 in 0 in 0 Q 0 Q 0 Q 0 Alt: A Alt: B Alt: C
15 Snabbfråga Vilket tidsdigaram motsvarar bäst den signal som genereras av följande grindnät vid stigande in flank? Q x in Q 0 0 in Q 0 0 in Q 0 0 x 0 Alt: A PGA fördröjning i inverterare blir båda ingångarna till AND grinden ett kort tag Alt: B Alt: C Alt C tar ej hänsyn till fördröjning i AND grind
16 ( Kort 0-ställningspuls ) in Q Kretsen används ibland för att generera en kort 0- ställningspuls.
17 ( Kort 0-ställningspuls ) Du har sett kretsen förr.
18 Olika typer av Hasard Statisk Statisk 0 0 Dynamisk 0 Dynamisk 0
19 Statisk Hasard Statisk Statisk 0 0
20 Exempel, Statisk Hasard Hasard kan uppträda vid nedanstående krets vid övergången av x 3 x 2 x från 0 x 2 x p f x 3 q f = x + x2 xx3
21 Tidsdiagrammet x 2 x p f x2 xx3 f = x + x 3 q x p x x 2 x q 0 f Hasard t
22 Hasardfri krets x 2 x p x p x 3 q f q r Hasard-Cover x x 2 x r f t 0 f = x + x2 + xx3 x2x3
23 Hur undviker man statisk hasard? Möjligheten för statisk hasard finns om två intillliggande :or inte är täckta med en egen produktterm vid SOP Därmed kan man ta bort risken för statisk hazard genom att lägga till inringningar så att alla intillliggande :or är täckta med en egen inringning
24 Ex. Hasardfria hoptagningar Räcker dessa hoptagningar för hasardfrihet? f f = a + db + cb
25 Ex. Hasardfria hoptagningar Räcker dessa hoptagningar för hasardfrihet? f f = a + db + cb Hasard cover
26 Ex. Hasardfria hoptagningar Räcker dessa hoptagningar för hasardfrihet? f Karnaughdiagrammet är en donut!?? f = a + db + cb
27 Ex. Hasardfria hoptagningar Räcker dessa hoptagningar för hasardfrihet? f f = a + db + cb + dc
28 Ex. Hasardfria hoptagningar Lätt att missa! f f = a + db + cb + dc Hasard cover
29 Ex. Hasardfria hoptagningar Med annan variabelordning missar man inte! f f = a + db + cb + cd
30 Statisk hasard vid POS? Har man en POS-implementering så måste man se till att alla bredvidliggande 0:or är täckta av en egen summaterm
31 Dynamisk Hasard? En dynamisk hasard orsakar flera spikar på utgången En dynamisk hasard orsakas av kretsens struktur Dynamisk 0 Dynamisk 0
32 Exempel, Dynamisk Hasard Följande ekvation orsakar ingen hasard om man implementerar den som en AND-ORstruktur f = x + x2 + x3x4 xx4
33 Exempel, Dynamisk Hasard Följande ekvation orsakar ingen hasard om man implementerar den som en AND-ORstruktur f = x + x2 + x3x4 xx4 Problemfri med två-nivålogik!
34 Exempel, Dynamisk Hasard Men implementerar man ekvationen med följande flernivåslogik, så uppträder dynamisk hasard x x 2, x 3, x 4 a One gate delay b b c x x 2 x 3 a c d f d f x 4
35 Hur undviks Dynamisk Hasard? Dynamisk hasard kan undvikas med tvånivå-logik Ser man till att en två-nivå krets är fri från statisk hasard, så finns det inte heller någon dynamisk hasard!
36 Snabbfråga Vilket/vilka av följande grindnät kan ge upphov till hazard då x ändras? x x Alt: B x Alt: A Alt: C
37 Snabbfråga Vilket/vilka av följande grindnät kan ge upphov till hazard då x ändras? x Risk för hazard då a= och b=0 Den extra grinden täcker inte detta fall (utan a= och b=) x Alt: B a x Alt: A b Oooops! Alt: C inte Hazard cover!
38 Snabbfråga Risk för hazard då a= och b=0 Den extra grinden täcker inte detta fall (utan a= och b=) x ba 0 inte Hazard cover! a x b x ba Ingen Hazard Oooops! Alt: C x b a
39 När behöver man ta hänsyn till Hasard? I ett asynkront sekvensnät måste avkodaren för nästa-tillstånd vara hasardfri! Annars kan man hamna i ett inkorrekt tillstånd För kombinatoriska kretsar är hasard inte ett problem eftersom utgången alltid kommer att stabilisera sig efter ett kort tag I ett synkront sekvensnät är hasard inget problem, så länge man respekterar setup- och hold-tider ( under dessa tider får hasard inte uppträda! )
40 Undvik Hasard Statisk hasard orsakas av utelämnade primimplikanter Statisk Statisk 0 0 Dynamisk 0 Dynamisk 0 Dynamisk hasard kan uppstå när man implementera kretsar med flernivåslogik. Tvånivåslogikkretsar som är fria från statisk hasard är också fria från dynamisk hasard.
41 Utgångs-spikar i asynkrona sekvensnät Pres state Next State X=0 Q y 2 y Y 2 Y Man kan få utgångsspikar i ett asynkront sekvensnät när man byter från ett stabilt tillstånd till ett annat genom att passerar flera instabila tillstånd ( Fenomenet är ingen hasard! ).
42 Metastabilitet CMOS-kretsens överföringsfunktion (ex. inverterare) Utspänning V f V x V DD T V f T Inspänning V x
43 Om metastabilitet? Q 0? D 0 D C Q C 0 För att förstå vad metastabilitet innebär så kan vi tänka oss att insignalen D till en latch är väldigt belastad och därmed ändrar sig mycket långsamt i förhållande till klockan. Antag vidare att klock-signalen C slår om precis när D är vid V DD /2. Då låser sig latchen vid det spänningsvärde som råkar finnas på D. Efter en tid slår latchen om till antingen eller 0.
44 Om metastabilitet Denna instabilitet varar tills transistorerna i återkopplingen behagar gå åt ena eller andra hållet men det kan ta tid, och tiden beror på hur nära V DD /2 som låsningen skedde. Man kan likna situationen vid en boll som ligger på toppen en kulle, eller en penna som balanserar på sin spets. Minsta störning kommer att få bollen eller pennan att falla åt ena eller andra hållet. 0? Om Clk och D switchar samtidigt, vilket värde får då Q? På vilken sida kommer bollen att trilla ner?
45 Klockpuls och data samtidigt! Resultat från många mät-tillfällen. 0 Klocka och data ändras samtidigt!
46 Tidsfördröjning innan utvärdet blir bestämt Hur mycket samtidigt? exakt samtidigt oändlig tid data klocka hur nära?
47 Setup and Hold time (= metastabilitets-skydd) För att undvika samtidigt omslag/switchning, så måste setup and hold times garanteras: D Clk Setup Hold time Setup time är den tid D måste vara stabil innan Clk ändrar värde Hold time är den tid D måste vara stabil efter Clk har ändrat värde Om Setup and Hold time s är uppfyllda, så kommer vippan (Flip-flop) att garanterat bete sig snällt/deterministiskt!
48 Asynkrona insignaler? Dessvärre kan vi inte alltid garantera att en ingång är stabil under hela setup- och holdtiden Antag att du kopplar in en tryckknapp på D- ingången av en vippa Användaren kan trycker knappen när som helst, även under setup- och hold-tiden! Risken är att vippan hamnar i ett metastabilt tillstånd!
49 Synkronisering av insignaler För att synkronisera asynkrona ingångar användar man en extra vippa på ingången Den första vippans utgång (A) kan hamna i ett metastabilt läge Men om klockperioden är tillräckligt lång, så kommer den att stabiliseras innan nästa klockflank, så att B inte hamnar i ett metastabilt läge! Data (asynchronous) D Q A D Q B Data (synchronous) Clock Q Q
50 (Slumptal med metastabilitet?) Intelprocessorer singlar slant med följande krets. Innan klockpulsen blir är både node A och node B logiskt. När klockpulsen kommer hamnar båda inverterarna i det metastabila tillståndet och slumpen avgör sedan vilket tillstånd inverterarna slutgiltigen hamnar i.
51
52 Avancerade byggelement De asynkrona vipporna och låskretsarna används som säkra byggelement vid digital design. Nya byggelement utvecklas hela tiden. Vid övningen kommer vi att konstruera en dubbelflankvippa en vipptyp som kan komma att ge framtidens datorkretsar högre (dubblerade) prestanda Vid föreläsningen förfinar vi nu den enkla SR-låskretsen
53 Exempel förbättrad SR-latch Konstruktion av set-dominant SR-latch Specifikation Konstruktionen är en speciell typ av SR-latch (det finns inte ett förbjudet läge ) Om S och R är så går latchen i SET-läge (Q = ) Latchen kan först gå till RESET-läge om. både S och R först sätts till S=0 och R=0 (Q = ) 2. R aktiveras (S = 0, R = ) Q = 0! Källa: Fletcher: Engineering Approach to Digital Design, Prentice-Hall, 980. Exempel 0.5 (pp 670).
54 Repris: SR-latch R S (a) Circuit Q a Q b S R Q a (b) Truth table Så länge man undviker insignalen SR-Latch S = R = ( = förbjudet tillstånd ) kommer utgångarna Q a och Q b att S S Q Q vara varandras inverser. Man kan? R R Q då använda symbolen till höger. Tar man signaler från låskretsar finns det således alltid inverser att tillgå! Q b 0/ /0 (no change) Förbjuden insignal S=R= Q a Q b
55 Mer problem med SR-latchen R Q a S R Q a Q b 0 0 0/ /0 (no change) S Q b 0 0 (a) Circuit (b) Truth table Om man vill gå från SR = till SR = 00 är det en dubbeländring av insignalerna. I praktiken hamnar vi antingen i Q = 0 eller i Q = ingen kan veta! Detta är ett ytterligare skäl till att utesluta SR =.
56 SR-latch SR 00 0 Q= a 0 0 d Q=0 00 0
57 SET-dominant SR-latch 0(0) 0(0) f SR( QQ) 00(0) 00(0) Q= e b a Fletchers förslag på tillståndsdiagram för SET-dominant SRlatch. (Här givet). 00(0) 00(0) 00(0) c 0(0) SR = d 0(0) 0(0) Q=0
58 Önskat beteende SR= Set-dominant SR-latch Vanlig SR-latch
59 (SET-dominant SR-latch) 0(0) 0(0) f SR( QQ) 00(0) 00(0) Q= e b a 00(0) c 00(0) 00(0) 0(0) d 0(0) 0(0) Q=0
60 (SET-dominant SR-latch) 0(0) 0(0) f SR( QQ) 00(0) 00(0) Q= e b a 00(0) c 00(0) 00(0) 0(0) d 0(0) 0(0) Q=0
61 (SET-dominant SR-latch) 0(0) 0(0) f SR( QQ) 00(0) 00(0) Q= e b a 00(0) c 00(0) 00(0) 0(0) d 0(0) 0(0) Q=0
62 (SET-dominant SR-latch) 0(0) 0(0) f SR( QQ) 00(0) 00(0) Q= e b a 00(0) c 00(0) 00(0) 0(0) d 0(0) 0(0) Q=0
63 (SET-dominant SR-latch) 0(0) 0(0) f SR( QQ) 00(0) 00(0) Q= e b a 00(0) c 00(0) 00(0) 0(0) d 0(0) 0(0) Q=0
64 (SET-dominant SR-latch) 0(0) 0(0) f SR( QQ) 00(0) 00(0) Q= e b a 00(0) c 00(0) 00(0) 0(0) d 0(0) 0(0) Q=0
65 (SET-dominant SR-latch) 0(0) 0(0) f SR( QQ) 00(0) 00(0) Q= e b a 00(0) c 00(0) 00(0) 0(0) d 0(0) 0(0) Q=0
66 (SET-dominant SR-latch) 0(0) 0(0) f SR( QQ) 00(0) 00(0) Q= e b a 00(0) c 00(0) 00(0) 0(0) d 0(0) 0(0) Q=0
67 (SET-dominant SR-latch) 0(0) 0(0) f SR( QQ) 00(0) 00(0) Q= e b a 00(0) c 00(0) 00(0) 0(0) d 0(0) 0(0) Q=0
68 (SET-dominant SR-latch) 0(0) 0(0) f SR( QQ) 00(0) 00(0) Q= e b a 00(0) c 00(0) 00(0) 0(0) d 0(0) 0(0) Q=0
69 (SET-dominant SR-latch) 0(0) 0(0) f SR( QQ) 00(0) 00(0) Q= e b a 00(0) c 00(0) 00(0) 0(0) d 0(0) 0(0) Q=0
70 (SET-dominant SR-latch) 0(0) 0(0) f SR( QQ) 00(0) 00(0) Q= e b a 00(0) c 00(0) 00(0) 0(0) d 0(0) 0(0) Q=0
71
72 SET-dominant SR-latch e 0(0) 0(0) 00(0) f b c SR( QQ) 00(0) 00(0) 00(0) 0(0) a d 00(0) 0(0) 0(0) a b c d e f 00 a a c c a 0 d d d f f SR( QQ) e e e e 0 b b b b Q 0 0 Q SR = Tillståndet e tar hand om fallet SR =
73 Kompatibilitet a (0) b (0) c (0) d (0) e (0) f (0) Det finns inga ekvivalenta tillstånd, finns det några Moorekompatibla tillstånd?
74 Kompatibilitet Använd ospecificerade tillstånd! a (0) b (0) c (0) d (0) e (0) f (0) Många valmöjligheter a(0): ad-b b(0): a-eb b(0): a-eb f(0): afe- c(0): cd-b d(0): cde- b(0): a-eb e(0): -feb e(0): -feb f(0): afe-
75 Kompatibilitetsgraf Många valmöjligheter a (0) e (0) c (0) b (0) f (0) d (0) Nya beteckningar a (ab), e (ef), c (cd) Tre tillstånd kräver två tillståndsvariabler Y 2 och Y a c e 00 a c a 0 c c e SR( QQ) e e e 0 a a a Q 0 Q Reducerad flödestabell 0 0
76 Tillståndskodning Vald tillståndskod (Gray) a c y 2 y e a, e c Q Övergångs-tillstånd Utgångsavkodning = y Q = Q = 0 2 a : e : c :? Eftersändning Från c till e krävs det en dubbeländring av Y 2 Y detta ändras med hjälp av övergångstillståndet till två enkeländringar
77 Karnaughdiagram Y = + Y Ry + SR 2 S y2 + SR y Ry2 y = Hasardfria nät direkt!
78 Krets-schema y 2 = Sy2 + SR y Ry2 y = Ry SR Y + Y + y y 2 2 = Q = Q Här har vi vår idiotsäkra SR-låskrets!
79 Otur!
80 En annan lösning? egentligen 0 men pröva Förutom att lösa problemet med dubbeländringen, som vi redan löst, vill vi få så enkla nät som möjligt! Vad händer om vi skriver (i stället för 0) som instabilt tillstånd i ruta 3, på ren spekulation att detta kommer att ge oss ett enklare nät? Från 00 i ruta 2 till i ruta 3 är en ofarlig dubbeländring. Blir det 0 hamnar man stabilt i 0, blir det 0 går man till och därefter stabilt till 0.
81 Nya Karnaughdiagram Från 00 till innebär en ofarlig dubbeländring av tillståndsvariablerna som till sist alltid leder till stabilt 0. Y = + Y Ry + SR 2 S y2 R y = Enklare nät! Vi introducerade en ickekritisk Hasard och det gav oss större hoptagningar och ett enklare nät!
82 Idiotsäker och kompakt Y + 2 = S y2 R y Y Ry + SR = y y 2 y y 2 2 = Q = Q
83 Asynkrona nät är byggstenar Eftersom de asynkrona sekvensnäten används som byggstenar vid all annan Digital Design är det vanligt att stor möda har lagts på att göra dom så optimala som möjligt. De används oftare i tusental i en konstruktion än styckvis. Varje ingående grind kostar och räknas!
84 Används dominanta SR-latchar?
85 PIC6F690 IO-enhet, SR-latch Låskretsen är RESET-dominant SR Q = 0 Q =
86 PIC6F690 IO-enhet, SR-latch Touch control. Användningsområdet för SR-latchen är en kapacitivt styrd oscillator. Den ändrar frekvens vid en touch med fingret. f = f 0 f
87
Repetition delay-element
Repetition delay-element Synkront sekvensnät Klockad vippa Asynkront sekvensnät ett konstgrepp: Delay-element Andra beteckningar: Y och y Gyllene regeln Endast EN signal åt gången ändras Exitationstabell
Läs merDigital Design IE1204
Digital Design IE204 Kursomgång för Högskoleingenjörsinriktningarna: Datateknik, Elektronik och Datorteknik. Kandidatinriktningen: Informations- och Kommunikationsteknik F3 Asynkrona sekvensnät del 2 william@kth.se
Läs merIE1205 Digital Design: F13: Asynkrona Sekvensnät (Del 2)
IE25 Digital Design: F3: Asynkrona Sekvensnät (Del 2) Rep. Tillståndsmaskiner LT_I_EURO (a) (b) (c) COIN_PRESENT COIN_PRESENT COIN_PRESENT COIN_PRESENT Tillståndsmaskiner styr sekvenser av händelser. Övergångar
Läs merDigital Design IE1204
Digital Design IE1204 F10 Tillståndsautomater del II william@kth.se IE1204 Digital Design F1 F3 F2 F4 Ö1 Booles algebra, Grindar MOS-teknologi, minimering F5 F6 Ö2 Aritmetik Ö3 KK1 LAB1 Kombinatoriska
Läs merDigital Design IE1204
Digital Design IE204 F2 Asynkrona sekvensnät del william@kth.se IE204 Digital Design F F3 F2 F4 Ö Booles algebra, Grindar MOS-teknologi, minimering F5 F6 Ö2 Aritmetik Ö3 KK LAB Kombinatoriska kretsar F7
Läs merDigital Design IE1204
Digital Design IE204 F2 Asynkrona sekvensnät del william@kth.se IE204 Digital Design F F3 F2 F4 Ö Booles algebra, Grindar MOS-teknologi, minimering F5 F6 Ö2 Aritmetik Ö3 KK LAB Kombinatoriska kretsar F7
Läs merDigital Design IE1204
Digital Design IE1204 F9 Tillståndsautomater del1 william@kth.se IE1204 Digital Design F1 F3 F2 F4 Ö1 Booles algebra, Grindar MOS-teknologi, minimering F5 F6 Ö2 Aritmetik Ö3 KK1 LAB1 Kombinatoriska kretsar
Läs merIE1204 Digital Design
IE204 Digital Design F F3 F2 F4 Ö Booles algebra, Grindar MOS-teknologi, minimering F5 F6 Ö2 Aritmetik Ö3 KK LAB Kombinatoriska kretsar F7 F8 Ö4 F9 Ö5 Multiplexor KK2 LAB2 Låskretsar, vippor, FSM F0 F
Läs merAsynkrona sekvensmaskiner
Asynkrona sekvensmaskiner En asynkron sekvensmaskin är en sekvensmaskin utan vippor Asynkrona sekvensmaskiner bygger på återkopplade kombinatoriska grindnätverk Vid analys antar man: Endast EN signal i
Läs merIE1205 Digital Design: F9: Synkrona tillståndsautomater
IE25 Digital Design: F9: Synkrona tillståndsautomater Moore och Mealy automater F8 introducerade vippor och vi konstruerade räknare, skift-register etc. F9-F skall vi titta på hur generella tillståndsmaskiner
Läs merDigital Design IE1204
Digital Design IE204 F9 Tillståndsautomater del william@kth.se IE204 Digital Design F F3 F2 F4 Ö Booles algebra, Grindar MOS-teknologi, minimering F5 F6 Ö2 Aritmetik Ö3 KK LAB Kombinatoriska kretsar F7
Läs merIE1205 Digital Design: F8: Minneselement: Latchar och Vippor. Räknare
IE1205 Digital Design: F8: Minneselement: Latchar och Vippor. Räknare IE1205 Digital Design F1 F3 F2 F4 Ö1 Booles algebra, Grindar MOS-teknologi, minimering F5 F6 Ö2 Aritmetik Ö3 KK1 LAB1 Kombinatoriska
Läs merDigital Design IE1204
Digital Design IE1204 F8 Vippor och låskretsar, räknare william@kth.se IE1204 Digital Design F1 F3 F2 F4 Ö1 Booles algebra, Grindar MOS-teknologi, minimering F5 F6 Ö2 Aritmetik Ö3 KK1 LAB1 Kombinatoriska
Läs merDigital Design IE1204
Digital Design IE1204 F8 Vippor och låskretsar, räknare william@kth.se IE1204 Digital Design F1 F3 F2 F4 Ö1 Booles algebra, Grindar MOS-teknologi, minimering F5 F6 Ö2 Aritmetik Ö3 KK1 LAB1 Kombinatoriska
Läs merDigital Design IE1204
Digital Design IE24 F2 : Logiska Grindar och Kretsar, Boolesk Algebra william@kth.se IE24 Digital Design F F3 F2 F4 Ö Booles algebra, Grindar MOS-teknologi, minimering F5 F6 Ö2 Aritmetik Ö3 KK LAB Kombinatoriska
Läs merDigital Design IE1204
Digital Design IE24 F4 Karnaugh-diagrammet, två- och fler-nivå minimering william@kth.se IE24 Digital Design F F3 F2 F4 Ö Booles algebra, Grindar MOS-teknologi, minimering F5 F6 Ö2 Aritmetik Ö3 KK LAB
Läs merTentamen med lösningar i IE1204/5 Digital Design Måndag 27/
Tentamen med lösningar i IE04/5 Digital Design Måndag 7/0 04 9.00-3.00 Allmän information Examinator: Ingo Sander. Ansvarig lärare: Elena Dubrova /William Sandvist, tel 08-7904487 Tentamensuppgifterna
Läs merIE1204 Digital Design
IE1204 Digital Design F1 F3 F2 F4 Ö1 Booles algebra, Grindar MOS-teknologi, minimering F5 F6 Ö2 Aritmetik Ö3 KK1 LAB1 Kombinatoriska kretsar F7 F8 Ö4 F9 Ö5 Multiplexor KK2 LAB2 Låskretsar, vippor, FSM
Läs merSekvensnät Som Du kommer ihåg
Sekvensnät Som Du kommer ihåg Designmetodik Grundläggande designmetodik för tillståndsmaskiner. 1. Analysera specifikationen för kretsen 2. Skapa tillståndsdiagram 3. Ställ upp tillståndstabellen 4. Minimera
Läs merIE1205 Digital Design: F10: Synkrona tillståndsautomater del 2
IE1205 Digital Design: F10: Synkrona tillståndsautomater del 2 Sekvensnät Om en och samma insignal kan ge upphov till olika utsignal, är logiknätet ett sekvensnät. Det måste då ha ett inre minne som gör
Läs merTentamen i IE1204/5 Digital Design onsdagen den 5/
Tentamen i IE1204/5 Digital Design onsdagen den 5/6 2013 9.00-13.00 Tentamensfrågor med lösningsförslag Allmän information Examinator: Ingo Sander. Ansvarig lärare: William Sandqvist, tel 08-790 4487 (Kista
Läs merTentamen med lösningar för IE1204/5 Digital Design Torsdag 15/
Tentamen med lösningar för IE4/5 Digital Design Torsdag 5/ 5 9.-. Allmän information Eaminator: Ingo Sander. Ansvarig lärare: Kista, William Sandqvist, tel 8-79 44 87. KTH Valhallavägen, Fredrik Jonsson,
Läs merTentamen i IE1204/5 Digital Design onsdagen den 5/
Tentamen i IE1204/5 Digital Design onsdagen den 5/6 2013 9.00-13.00 Allmän information Exaator: Ingo Sander. Ansvarig lärare: William Sandqvist, tel 08-790 4487 (Kista IE1204) Tentamensuppgifterna behöver
Läs merDigital Design IE1204
igital esign IE1204 F14 Halvledarminnen, mikrodatorn william@kth.se IE1204 igital esign F1 F3 F2 F4 Ö1 Booles algebra, Grindar MOS-teknologi, minimering F5 F6 Ö2 Aritmetik Ö3 KK1 LAB1 Kombinatoriska kretsar
Läs merOmtentamen med lösningar i IE1204/5 Digital Design Fredag 10/
Omtentamen med lösningar i IE24/5 Digital Design Fredag /4 25 8.-2. Allmän information Examinator: Ingo Sander. Ansvarig lärare: William Sandvist, tel 8-794487 / Fredrik Jonsson Tentamensuppgifterna behöver
Läs merDigital Design IE1204
Digital Design IE1204 Kursomgång för Högskoleingenjörsinriktningarna: Datateknik, Elektronik och Datorteknik. F14 Halvledarminnen, mikrodatorn william@kth.se IE1204 Digital Design F1 F3 F2 F4 Ö1 Booles
Läs merDigitalteknik F9. Automater Minneselement. Digitalteknik F9 bild 1
Digitalteknik F9 Automater Minneselement Digitalteknik F9 bild Automater Från F minns vi följande om en automat (sekvenskrets): Utsignalerna beror av insignal och gammalt tillstånd: Insignaler Utsignaler
Läs merDIGITALTEKNIK I. Laboration DE2. Sekvensnät och sekvenskretsar
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Håkan Joëlson, John Berge 203 DIGITALTEKNIK I Laboration DE2 Sekvensnät och sekvenskretsar Namn... Personnummer... Epost-adress... Datum för
Läs merTSEA22 Digitalteknik 2019!
1(39) 2019 Mattias Krysander Ingemar Ragnemalm 1(39) Föreläsning 5. Sekv1. enna föreläsning: Vippor Sekvensnät Moore och Mealy 2(39)2(39) Förra föreläsningen: Labb 1. Adderare. Carryaccelerator Och ännu
Läs merTentamen i IE1204/5 Digital Design Torsdag 29/
Tentamen i IE1204/5 Digital Design Torsdag 29/10 2015 9.00-13.00 Allmän information ( TCOMK, Ask for an english version of this exam if needed ) Examinator: Ingo Sander. Ansvarig lärare: William Sandqvist
Läs merDigitalteknik 7.5 hp distans: 5.1 Generella sekvenskretsar 5.1.1
Digitalteknik 7.5 hp distans: 5.1 Generella sekvenskretsar 5.1.1 Från Wikipedia: Sekvensnät Ett sekvensnäts utgångsvärde beror inte bara på indata, utan även i vilken ordning datan kommer (dess sekvens).
Läs merSekvensnät. William Sandqvist
Sekvensnät Om en och samma insignal kan ge upphov till olika utsignal, är logiknätet ett sekvensnät. Det måste då ha ett inre minne som gör att utsignalen påverkas av både nuvarande och föregående insignaler!
Läs merTentamen IE Digital Design Måndag 23/
Tentamen IE104-5 Digital Design Måndag 3/10 017 14.00-18.00 Allmän information ( TCOMK, Ask for an english version of this exam if needed ) Examinator: Ingo Sander. Ansvarig lärare: Kista, William Sandqvist
Läs merTentamen i IE1204/5 Digital Design måndagen den 15/
Tentamen i IE1204/5 Digital Design måndagen den 15/10 2012 9.00-13.00 Allmän information Examinator: Ingo Sander. Ansvarig lärare: William Sandqvist, tel 08-790 4487 (Kista IE1204), Tentamensuppgifterna
Läs merDigital Design IE1204
Digital Design IE24 F3 CMOS-kretsen, Implementeringsteknologier william@kth.se IE24 Digital Design F F3 F2 F4 Ö Booles algebra, Grindar MOS-teknologi, minimering F5 F6 Ö2 Aritmetik Ö3 KK LAB Kombinatoriska
Läs merIE1204/IE1205 Digital Design
TENTAMEN IE1204/IE1205 Digital Design 2012-12-13, 09.00-13.00 Inga hjälpmedel är tillåtna! Hjälpmedel Tentamen består av tre delar med sammanlagd tolv uppgifter, och totalt 30 poäng. Del A1 (Analys) innehåller
Läs merTentamen med lösningar IE Digital Design Måndag 23/
Tentamen med lösningar IE04-5 Digital Design Måndag 3/0 07 4.00-8.00 Allmän information ( TCOMK, Ask for an english version of this exam if needed ) Examinator: Ingo Sander. Ansvarig lärare: Kista, William
Läs merTentamen med lösningar i IE1204/5 Digital Design Torsdag 29/
Tentamen med lösningar i IE4/5 Digital Design Torsdag 9/ 5 9.-. Allmän information Examinator: Ingo Sander. Ansvarig lärare: William Sandvist tel 8-794487 Tentamensuppgifterna behöver inte återlämnas när
Läs merTentamen IE Digital Design Fredag 15/
Tentamen IE204-5 Digital Design Fredag 5/ 206 4.00-8.00 Allmän information ( TCOMK, Ask for an english version of this exam if needed ) Examinator: Ingo Sander. Ansvarig lärare: Kista, William Sandqvist
Läs merProgrammerbar logik och VHDL. Föreläsning 4
Programmerbar logik och VHDL Föreläsning 4 Förra gången Strukturell VHDL Simulering med ISim Strukturell VHDL Simulering test_bench specificerar stimuli Simulatorn övervakar alla signaler, virtuell logik-analysator
Läs merDigital Design IE1204
Digital Design IE1204 F3 CMOS-kretsen, Implementeringsteknologier william@kth.se IE1204 Digital Design F1 F3 F2 F4 Ö1 Booles algebra, Grindar MOS-teknologi, minimering F5 F6 Ö2 Aritmetik Ö3 KK1 LAB1 Kombinatoriska
Läs merTentamen med lösningar i IE Digital Design Fredag 15/
Tentamen med lösningar i IE4-5 Digital Design Fredag 5/ 6 4.-8. Allmän information (TCOMK, Ask for an english version of this exam if needed Examinator: Ingo Sander. Ansvarig lärare: Kista, William Sandvist
Läs merTSEA22 Digitalteknik 2019!
1(43) 2019 Mattias Krysander Ingemar Ragnemalm 1(43) Föreläsning 7. Sekv3. enna föreläsning: Lösningar närmare verkligheten Synkronisering Enpulsare Problem till design 2(43)2(43) Förra föreläsningen:
Läs merTentamen IE1204 Digital Design Måndag 15/
Tentamen IE1204 Digital Design Måndag 15/1 2018 14.00-18.00 Allmän information (Ask for an English version of this exam if needed) Examinator: Carl-Mikael Zetterling Ansvarig lärare vid tentamen: Carl-Mikael
Läs merDigital Design IE1204
Digital Design IE1204 Kursomgång för IT, (ME), och IT-Kandidat, Kista. F11 Programmerbar logik VHDL för sekvensnät william@kth.se IE1204 Digital Design F1 F3 F2 F4 Ö1 Booles algebra, Grindar MOS-teknologi,
Läs merDigital Design IE1204
Digital Design IE1204 F11 Programmerbar logik VHDL för sekvensnät william@kth.se IE1204 Digital Design F1 F3 F2 F4 Ö1 Booles algebra, Grindar MOS-teknologi, minimering F5 F6 Ö2 Aritmetik Ö3 KK1 LAB1 Kombinatoriska
Läs merRepetition TSIU05 Digitalteknik Di/EL. Michael Josefsson
Repetition TSIU05 Digitalteknik Di/EL Michael Josefsson Här kommer några frågeställningar och uppgifter du kan använda för att använda som egenkontroll på om du förstått huvudinnehållet i respektive föreläsning.
Läs merOmtentamen IE Digital Design Måndag 14/
Omtentamen IE204-5 Digital Design Måndag 4/3 206 4.00-8.00 Allmän information ( TCOMK, Ask for an english version of this exam if needed ) Examinator: Ingo Sander. Ansvarig lärare: Kista, William Sandqvist
Läs merTenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2011-08-26 Skrivtid 9.00-14.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng Jourhavande lärare Per Lindgren Tel 070 376 8150 Tillåtna hjälpmedel
Läs merDigital- och datorteknik
Digital- och datorteknik Föreläsning #9 Biträdande professor Jan Jonsson Institutionen för data- och informationsteknik Chalmers tekniska högskola ekvensnät Vad kännetecknar ett sekvensnät? I ett sekvensnät
Läs merIE1204/5 Digital Design typtenta
IE1204/5 Digital Design typtenta Del A1 tio korta Analys-uppgifter 1p totalt 10p Rättas bara Rätt/Fel! Observera minst 6p på A1 om vi ska rätta vidare! Del A2 två Metodikuppgifter om totalt 10p. Rättas
Läs merIE1205 Digital Design: F8: Minneselement: Latchar och Vippor. Räknare
IE1205 Digital Design: F8: Minneselement: Latchar och Vippor. Räknare Sekvensiella System a(t) f(a(t)) Ett sekvensiellt system har ett inbyggt minne - utsignalen beror därför BÅDE av insignalens NUVARANDE
Läs merMintermer. SP-form med tre mintermer. William Sandqvist
Mintermer OR f 2 3 En minterm är en produktterm som innehåller alla variabler och som anger den kombination av :or och :or som tillsammans gör att termen antar värdet. SP-form med tre mintermer. f = m
Läs merD2 och E3. EDA321 Digitalteknik-syntes. Fredag den 13 januari 2012, fm i M-salarna
EDA321 Digitalteknik-syntes D2 och E3 GU DIT795 Tentamen (EDA321-0205) Fredag den 13 januari 2012, fm i M-salarna Examinator Arne Linde, tel. 772 1683 Tillåtna hjälpmedel Inga hjälpmedel tillåtna. Detta
Läs merSEKVENSKRETSAR. Innehåll
SEKVENSKRETSAR Innehåll Synkrona sekvenskretsar Tillståndsdiagram / tillståndstabell Definition av Moore- och Mealy-maskiner Tillståndskodning Syntes av sekventiell logik Räknare SEKVENSKRETSAR EXEMPEL
Läs merIE1205 Digital Design: F4 : Karnaugh-diagrammet, två- och fler-nivå minimering
IE25 Digital Design: F4 : Karnaugh-diagrammet, två- och fler-nivå minimering Mintermer 2 3 OR f En minterm är en produktterm som innehåller alla variabler och som anger den kombination av :or och :or som
Läs merIE1204/5 Digital Design typtenta
IE1204/5 Digital Design typtenta Del A1 tio korta Analys-uppgifter 1p totalt 10p Rättas bara Rätt/Fel! Observera minst 6p på A1 om vi ska rätta vidare! Del A2 två Metodikuppgifter om totalt 10p. Rättas
Läs merDefinition av kombinatorisk logik Olika sätt att representera kombinatorisk logik Minimering av logiska uttryck
KOMBINATORISK LOGIK Innehåll Definition av kombinatorisk logik Olika sätt att representera kombinatorisk logik Minimering av logiska uttryck Boolesk algebra Karnaugh-diagram Realisering av logiska funktioner
Läs merOmtentamen med lösningar IE Digital Design Måndag 14/
Omtentamen med lösningar IE204-5 Digital Design Måndag 4/3 26 4.-8. Allmän information ( TCOMK, Ask for an english version of this exam if needed Examinator: Ingo Sander. Ansvarig lärare: Kista, William
Läs merDigitalteknik F12. Några speciella automater: register räknare Synkronisering av insignaler. Digitalteknik F12 bild 1
igitalteknik F2 Några speciella automater: register räknare Synkronisering av insignaler igitalteknik F2 bild Register Ett register är en degenererad automat som i allt väsentligt används för att lagra
Läs merTentamen med lösningar i IE Digital Design Fredag 21/
Tentamen med lösningar i IE04-5 Digital Design Fredag /0 06 09.00-3.00 Allmän information (TCOMK, Ask for an english version of this exam if needed) Examinator: Ingo Sander. Ansvarig lärare: Kista, William
Läs merTenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2010-08-27 Skrivtid 9.00-14.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng inkl bonus Jourhavande lärare Per Lindgren Tel 070 376 8150 Tillåtna
Läs merF5 Introduktion till digitalteknik
Exklusiv eller XOR F5 Introduktion till digitalteknik EDAA05 Roger Henriksson Jonas Wisbrant På övning 2 stötte ni på uttrycket x = (a b) ( a b) som kan utläsas antingen a eller b, men inte både a och
Läs merTentamen i IE Digital Design Fredag 21/
Tentamen i IE204-5 Digital Design Fredag 2/0 206 09.00-3.00 Allmän information (TCOMK, Ask for an english version of this exam if needed) Examinator: Ingo Sander. Ansvarig lärare: Kista, William Sandqvist
Läs merEtt minneselements egenskaper. F10: Minneselement. Latch. SR-latch. Innehåll:
F: Minneselement Innehåll: - Latchar - Flip-Flops - egister - Läs- och skrivminne (andom-access Memory AM) - Läsminne (ead Only Memory OM) Ett minneselements egenskaper Generellt sett så kan följande operationer
Läs merTentamen i Digital Design
Kungliga Tekniska Högskolan Tentamen i Digital Design Kursnummer : Kursansvarig: 2B56 :e fo ingenjör Lars Hellberg tel 79 7795 Datum: 27-5-25 Tid: Kl 4. - 9. Tentamen rättad 27-6-5 Klagotiden utgår: 27-6-29
Läs merGrundläggande digitalteknik
Grundläggande digitalteknik Jan Carlsson Inledning I den verkliga världen vet vi att vi kan få vilka värden som helst när vi mäter på något. En varm sommardag visar termometern kanske 6, 7 C. Men när det
Läs merDigital- och datorteknik
Digital- och datorteknik Föreläsning #13 Biträdande professor Jan Jonsson Institutionen för data- och informationsteknik Chalmers tekniska högskola Vad kännetecknar en tillståndsmaskin? En synkron tillståndsmaskin
Läs merDigitala system EDI610 Elektro- och informationsteknik
Digitala system EDI610 Elektro- och informationsteknik Digitala System EDI610 Aktiv under hela första året, höst- och vår-termin Poäng 15.0 Godkännande; U,3,4,5 Under hösten i huvudsak Digitalteknik Under
Läs merSekvensnät i VHDL del 2
Laboration 6 i digitala system ht-16 Sekvensnät i VHDL del 2 Realisering av Mealy och Moore i VHDL............................. Namn............................. Godkänd (datum/sign.) 2 Laborationens syfte
Läs merD0013E Introduktion till Digitalteknik
D0013E Introduktion till Digitalteknik Slides : Per Lindgren EISLAB per.lindgren@ltu.se Ursprungliga slides : Ingo Sander KTH/ICT/ES ingo@kth.se Vem är Per Lindgren? Professor Inbyggda System Från Älvsbyn
Läs merRepetition och sammanfattning av syntes och analys av sekvensnät
Repetition och sammanfattning av syntes och analys av sekvensnät Sekvensnät = ihopkoppling av sekvenskretsar Består i praktiken av - minnesdel (sekvenskretsar) - kombinatorisk del. Sekvenskretsar = kretsar
Läs merTenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2008-08-29 Skrivtid 9.00-13.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng inkl bonus Jourhavande lärare Johan Eriksson Tel 070 589 7911 Tillåtna
Läs merTentamen IE Digital Design Fredag 13/
Tentamen IE204-5 Digital Design Fredag / 207 08.00-2.00 Allmän information ( TCOMK, Ask for an english version of this exam if needed ) Examinator: Ingo Sander. Ansvarig lärare: Kista, William Sandqvist
Läs merTenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2012-12-17 Skrivtid 9.00-14.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng Jourhavande lärare Per Lindgren Tel 070 376 8150 Tillåtna hjälpmedel
Läs merSekvensnät vippor, register och bussar
ekvensnät vippor, register och bussar agens föreläsning: Lärobok kap.5 Arbetsbok kap 8,9,10 Ur innehållet: Hur fungerar en -latch? Hur konstrueras JK-, - och T-vippor? er och excitationstabeller egister
Läs merIE1205 Digital Design. F2 : Logiska Grindar och Kretsar, Boolesk Algebra. Fredrik Jonsson KTH/ICT/ES
IE1205 Digital Design F2 : Logiska Grindar och Kretsar, oolesk Algebra Fredrik Jonsson KTH/ICT/ES fjon@kth.se Switch En switch har två lägen Sluten/Till (Closed/On) Öppen/Från (Open/Off) Sluten Öppen x
Läs merExempel på tentamensfrågor Digitalteknik
Exempel på tentamensfrågor Digitalteknik Till dessa frågor (som kommer från lite olika tidgare tentor) gällde förutsättningen: Hjälpmedel: Kurslitteratur, föreläsningsantecknigar lab. med mätresultat,
Läs merDigital elektronik CL0090
Digital elektronik CL9 Föreläsning 5 27-2-2 8.5 2. Naxos Demonstration av uartus programvara. Genomgång av uartus flödesschema. Detta dokument finns på kurshemsidan. http://www.idt.mdh.se/kurser/cl9/ VHDL-kod
Läs merLåskretsar och Vippor
Låskretsar och Vippor Låskretsar (latch) och vippor (flip-flop) är kretsar med minnesfunktion. De ingår i datorns minnen och i processorns register. SR-låskretsen är i princip datorns minnescell Q=1 Q=0
Läs merKonstruktionsmetodik för sekvenskretsar. Föreläsning 7 Digitalteknik Mattias Krysander Institutionen för systemteknik
Konstruktionsmetodik för sekvenskretsar Föreläsning 7 Digitalteknik Mattias Krysander Institutionen för systemteknik 2 Dagens föreläsning Hantering av insignaler Initiering av starttillstånd Inför lab
Läs merMaurice Karnaugh. Karnaugh-diagrammet gör det enkelt att minimera Boolska uttryck! William Sandqvist
Maurice Karnaugh Karnaugh-diagrammet gör det enkelt att minimera Boolska uttryck! En funktion av fyra variabler a b c d Sanningstabellen till höger innehåller 11 st 1:or och 5 st 0:or. Funktionen kan uttryckas
Läs merTenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2009-08-28 Skrivtid 9.00-13.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng inkl bonus Jourhavande lärare Per Lindgren Tel 070 376 8150 Tillåtna
Läs merEDA451 - Digital och Datorteknik 2010/2011. EDA Digital och Datorteknik 2010/2011
EDA 451 - Digital och Datorteknik 2010/2011 Ur innehållet: Vi repeterar kursens lärandemål Diskussion i kring övningstentor t Övriga frågor 1 Lärandemål Det övergripande målet är att den studerande ska
Läs mer-c wc. Pre- Next state Out- Vi ser att tillstånden är redan sorterade i grupper med olika utsignaler,
9.17 Vi översätter beskrivningen till ett flödesdiagram, Figur E9.17a -c -c z=1 E A z=1 E A z=0 z=0 z=0 D z=0 D Figur E9.17a Flödesdiagram B z=0 B z=0 C z=0 C z=0 som vi i sin tur översätter till en flödestabell,
Läs merDIGITALTEKNIK I. Laboration DE1. Kombinatoriska nät och kretsar
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Björne Lindberg/Håkan Joëlson John Berge 2013 DIGITALTEKNIK I Laboration DE1 Kombinatoriska nät och kretsar Namn... Personnummer... Epost-adress...
Läs merDESIGN AV SEKVENTIELL LOGIK
DESIGN AV SEKVENTIELL LOGIK Innehåll Timing i synkrona nätverk Synkrona processer i VHDL VHDL-kod som introducerar vippor (flip-flops) och latchar Initiering av register Mealy- och Moore-maskiner i VHDL
Läs merLaboration D151. Kombinatoriska kretsar, HCMOS. Namn: Datum: Epostadr: Kurs:
UMEÅ UNIVERSITET Tillämpad fysik och elektronik Digitalteknik Christer Ardlin/Lars Wållberg/ Håkan Joëlson 2000-01-28 v 2.3 ELEKTRONIK Digitalteknik Laboration D151 Kombinatoriska kretsar, HCMOS Namn:
Läs merIE1204 Digital Design
IE1204 Digital Design F1 F3 F2 F4 Ö1 Booles algebra, Grindar MOS-teknologi, minimering F5 F6 Ö2 Aritmetik Ö3 KK1 LAB1 Kombinatoriska kretsar F7 F8 Ö4 F9 Ö5 Multiplexor KK2 LAB2 Låskretsar, vippor, FSM
Läs merTentamen i IE1204/5 Digital Design Måndag 27/
Tentamen i IE1204/5 Digital Design Måndag 27/10 2014 9.00-13.00 Allmän information Examinator: Ingo Sander. Ansvarig lärare: Elena Dubrova /William Sandqvist, tel 08-7904487 Tentamensuppgifterna behöver
Läs merSMD033 Digitalteknik. Digitalteknik F1 bild 1
SMD033 Digitalteknik Digitalteknik F1 bild 1 Vi som undervisar Anders Hansson A3209 91 230 aha@sm.luth.se Digitalteknik F1 bild 2 Registrering Registrering via email till diglabs@luth.se Digitalteknik
Läs merLaboration i digitalteknik Introduktion till digitalteknik
Linköpings universitet Institutionen för systemteknik Laborationer i digitalteknik Datorteknik 6 Laboration i digitalteknik Introduktion till digitalteknik TSEA Digitalteknik D TSEA5 Digitalteknik Y TDDC75
Läs merTenta i Digitalteknik
Tenta i Digitalteknik Kurskod D0011E Tentamensdatum 2009-06-04 Skrivtid 9.00-13.00 Maximalt resultat 50 poäng Godkänt resultat 25 poäng inkl bonus Jourhavande lärare Per Lindgren Tel 070 376 8150 Tillåtna
Läs merGrundläggande Datorteknik Digital- och datorteknik
Grundläggande Datorteknik Digital- och datorteknik Kursens mål: Fatta hur en dator är uppbggd (HDW) Fatta hur du du programmerar den (SW) Fatta hur HDW o SW samverkar Digital teknik Dator teknik Grundläggande
Läs merQuine McCluskys algoritm
Quine McCluskys algoritm Tabellmetod för att systematiskt finna alla primimplikatorer ƒ(a,b,c,d) = m(4,5,6,8,9,0,3) + d(0,7,5) Moment : Finn alla primimplikatorer Steg: Fyll i alla mintermer i kolumn.
Läs merTentamen i Digitalteknik, EITF65
Elektro- och informationsteknik Tentamen i Digitalteknik, EITF65 3 januari 2018, kl. 14-19 Skriv anonymkod och identifierare, eller personnummer, på alla papper. Börja en ny uppgift på ett nytt papper.
Läs merTentamen i Grundläggande ellära och digitalteknik ETA 013 för D
Lars-Erik Cederlöf Per Liljas Tentamen i Grundläggande ellära och digitalteknik ETA 013 för D1 2001-05-28 Tentamen omfattar 40 poäng, 2 poäng för varje uppgift. 20 poäng ger godkänd tentamen. Tillåtet
Läs merÖversikt, kursinnehåll
Översikt, kursinnehåll Specifikation av digitala funktioner och system Digitala byggelement Kombinatoriska system Digital Aritmetik Synkrona system och tillståndsmaskiner Asynkrona system och tillståndsmaskiner
Läs merTentamen med lösningar IE Digital Design Fredag 13/
Tentamen med lösningar IE24-5 Digital Design Fredag / 27 8.-2. Allmän information ( TCOMK, Ask for an english version of this eam if needed ) Eaminator: Ingo Sander. Ansvarig lärare: Kista, William Sandqvist
Läs merSanningstabell. En logisk funktion kan också beskrivas genom en sanningstabell (truth table) 1 står för sann (true) 0 står för falsk (false)
Sanningstabell En logisk funktion kan också beskrivas genom en sanningstabell (truth table) 1 står för sann (true) 0 står för falsk (false) ND OR Logiska grindar ND-grinden (OCH) IEC Symbol (International
Läs mer