Tentamen i IE Digital Design Fredag 21/

Relevanta dokument
Tentamen med lösningar i IE Digital Design Fredag 21/

Tentamen IE Digital Design Fredag 15/

Tentamen i IE1204/5 Digital Design Torsdag 29/

Omtentamen IE Digital Design Måndag 14/

Tentamen IE Digital Design Måndag 23/

Tentamen i IE1204/5 Digital Design onsdagen den 5/

Tentamen med lösningar i IE Digital Design Fredag 15/

Tentamen IE Digital Design Fredag 13/

Tentamen i IE1204/5 Digital Design onsdagen den 5/

Tentamen i IE1204/5 Digital Design måndagen den 15/

Tentamen med lösningar för IE1204/5 Digital Design Torsdag 15/

Tentamen med lösningar IE Digital Design Måndag 23/

Omtentamen med lösningar i IE1204/5 Digital Design Fredag 10/

Tentamen med lösningar i IE1204/5 Digital Design Måndag 27/

Omtentamen med lösningar IE Digital Design Måndag 14/

Tentamen med lösningar i IE1204/5 Digital Design Torsdag 29/

Tentamen med lösningar IE Digital Design Fredag 13/

Tentamen IE1204 Digital Design Måndag 15/

IE1204/IE1205 Digital Design

IE1204/5 Digital Design typtenta

IE1204/5 Digital Design typtenta

Tenta i Digitalteknik

IE1205 Digital Design: F9: Synkrona tillståndsautomater

Tentamen i Digitalteknik TSEA22

Tentamen i IE1204/5 Digital Design Måndag 27/

Tentamen. TSEA22 Digitalteknik 5 juni, 2015, kl

Tenta i Digitalteknik

Tenta i Digitalteknik

Tenta i Digitalteknik

Tentamen i Digital Design

Digitalteknik 7.5 hp distans: 5.1 Generella sekvenskretsar 5.1.1

Digital- och datorteknik

Tenta i Digitalteknik

Tentamensskrivning 11 januari 2016

IE1204 Digital Design

Sekvensnät i VHDL del 2

Repetition och sammanfattning av syntes och analys av sekvensnät

Digital- och datorteknik

Asynkrona sekvensmaskiner

Digital elektronik CL0090

Försättsblad till skriftlig tentamen vid Linköpings universitet

DIGITALTEKNIK I. Laboration DE2. Sekvensnät och sekvenskretsar

Tentamen i Digitala system - EITA15 15hp varav denna tentamen 4,5hp

Tentamen i Digitalteknik, TSEA22

SEKVENSKRETSAR. Innehåll

Digital Design IE1204

Sekvensnät. William Sandqvist

D2 och E3. EDA321 Digitalteknik-syntes. Fredag den 13 januari 2012, fm i M-salarna

Laboration D159. Sekvensnät beskrivna med VHDL och realiserade med PLD. Namn: Datum: Epostadr: Kurs:

Tentamen i Digitalteknik, EITF65

Digital Design IE1204

Institutionen för systemteknik, ISY, LiTH. Tentamen i. Tid: kl

TSEA22 Digitalteknik 2019!

Digital Design IE1204

Lösningsförslag till tentamen i Digitalteknik, TSEA22

Digital Design IE1204

Tentamen i Grundläggande ellära och digitalteknik ETA 013 för D

Sekvensnät Som Du kommer ihåg

IE1205 Digital Design: F10: Synkrona tillståndsautomater del 2

Tenta i Digitalteknik

Försättsblad till skriftlig tentamen vid Linköpings Universitet

Hjälpmedel: Appendix A. VHDL-syntax. (bifogas detta prov) Appendix B.2. IEEE-package (bifogas detta prov)

Digitala system EDI610 Elektro- och informationsteknik

Konstruktionsmetodik för sekvenskretsar

Laboration D181. ELEKTRONIK Digitalteknik. Kombinatoriska kretsar, HCMOS v 2.1

Programmerbar logik (PLD) Programmeringsspråket VHDL Kombinatoriska funktioner i VHDL för PLD Sekvensfunktioner i VHDL för PLD

IE1205 Digital Design: F8: Minneselement: Latchar och Vippor. Räknare

Tentamen i Digitalteknik 5p

DIGITALTEKNIK. Laboration D172

Tentamen i Digitala system - EDI610 15hp varav denna tentamen 4,5hp

DIGITALTEKNIK I. Laboration DE1. Kombinatoriska nät och kretsar

Högskolan i Halmstad Digital- och Mikrodatorteknik 7.5p. Lista på registeruppsättningen i PIC16F877A Datablad TTL-kretsar 74-serien

Laboration i digitalteknik Introduktion till digitalteknik

Exempel på tentamensfrågor Digitalteknik

Tentamen i EDA320 Digitalteknik för D2

F5 Introduktion till digitalteknik

Tenta i Digitalteknik

Digital Design IE1204

IE1205 Digital Design: F8: Minneselement: Latchar och Vippor. Räknare

Lista på registeruppsättningen i PIC16F877A Datablad TTL-kretsar 74-serien

-c wc. Pre- Next state Out- Vi ser att tillstånden är redan sorterade i grupper med olika utsignaler,

DIGITALTEKNIK. Laboration D161. Kombinatoriska kretsar och nät

Digital Design IE1204

Laboration D184. ELEKTRONIK Digitalteknik. Sekvensnät beskrivna med VHDL och realiserade med PLD

Låskretsar och Vippor

Lösningförslag till Exempel på tentamensfrågor Digitalteknik I.

Digital Design IE1204

Sekvensnät vippor, register och bussar

Digital elektronik CL0090

Repetition TSIU05 Digitalteknik Di/EL. Michael Josefsson

TSIU05 Digitalteknik. LAB1 Kombinatorik LAB2 Sekvensnät LAB3 System

Lösningsföslag till Exempel på tentamensuppgifter i Digitalteknik I

VHDL 1. Programmerbara kretsar

Repetition delay-element

Digitalteknik syntes Arne Linde 2012

Laborationshandledning

IE1204 Digital Design

IE1204 Digital Design

TSEA22 Digitalteknik 2019!

Programmerbar logik och VHDL. Föreläsning 4

Transkript:

Tentamen i IE204-5 Digital Design Fredag 2/0 206 09.00-3.00 Allmän information (TCOMK, Ask for an english version of this exam if needed) Examinator: Ingo Sander. Ansvarig lärare: Kista, William Sandqvist tel 08-7904487, Elena Dubrova phone 08-790 4 4 Tentamensuppgifterna behöver inte återlämnas när du lämnar in din skrivning. Hjälpmedel: Inga hjälpmedel är tillåtna! Tentamen består av tre delar med sammanlagt 4 uppgifter, och totalt 30 poäng: Del A (Analys) innehåller åtta korta uppgifter. Rätt besvarad uppgift ger en poäng. Felaktig besvarad ger 0 poäng. Det totala antalet poäng i del A är 0 poäng. För godkänt på del A krävs minst 6p, är det färre poäng rättar vi inte vidare. Del A2 (Konstruktionsmetodik) innehåller två metodikuppgifter om totalt 0 poäng. För att bli godkänd på tentamen krävs minst poäng från AA2, är det färre poäng rättar vi inte vidare. Del B (Designproblem) innehåller två friare designuppgifter om totalt 0 poäng. OBS! I slutet av tentamenshäftet finns ett inlämningsblad för del A, som ska avskiljas för att lämnas in tillsammans med lösningarna för del A2 och del B. För ett godkänt betyg (E) krävs minst poäng på hela tentamen. Vid exakt 0p från A(6p)A2(4p) erbjuds komplettering (FX) till godkänt. Betyg ges enligt följande: 0 6 9 22 25 F E D C B A Resultatet beräknas meddelas före fredagen den / 206.

Del A: Analysuppgifter Endast svar krävs på uppgifterna i del A. Lämna svaren på inlämningsbladet för del A som du hittar på sista sidan av tentahäftet.. p/0p En funktion f(x, y, z) beskrivs med hjälp av uttrycket: f ( x, y, z) = ( z x z x) ( yx yx) Ange funktionen som minimerad två nivåers summa av produkter (dvs. på minimerad SoP-form). f ( x, y, z ) = SoP = min { }? 2. p/0p Ett fyrabitars teckenlöst tal x (x 3 x 2 x x 0 ) är anslutet till en 6-bits adderare på ett sådant sätt att talet blir multiplicerat med en konstant s = K x. Se figuren. Vid ett tillfälle är talet x = 2 vad blir då talet s =? Svara med s som binärtal. 3. p/0p En fyrabitars adderare adderar två stycken tvåkomplement 4-bitstal x = 00 och y = 0. Vad blir den av adderaren beräknade fyrbits summan s? Svara som ett decimaltal med tecken. ± s 0 4. p/0p Ett Karnaughdiagram för en funktion av fyra variabler y = f(a, b, c, d) ges nedan. Ange funktionen minimerad y min som en produkt av summor, på PoS form. - i diagramet står för don t care. 2

5. p/0p Figuren nedan visar ett grindnät med fyra NOR grindar. Förenkla funktionen Q = f( A, B ) så långt som möjligt och svara med det resulterande uttrycket. 6. p/0p Vilken logisk funktion realiserar följande multiplexor koppling? f ( b, a) =? 7. p/0p Ange den logiska funktion som realiseras av CMOS kretsen i figuren nedan. Ange funktionen som en summa av produkter, på SoP-form. f(a, B, C) =? 8. p/0p En synkron räknare med T-vippor enligt figuren ovan startar med tillståndet Q Q 0 = 00. Ange räknesekvensen för de följande fyra klockpulserna. 3

9. p/0p För D-vipporna i figurens skiftregister gäller: setuptiden t su = 4 ns, delaytiden på vippans utgångar t pdq = 3 ns, och holdtiden t h = 2 ns. Hur lång tid behöver det vara mellan klockpulserna T CP >?, för att skiftregistrets funktion skall vara säker? 0. p/0p Nedan är VHDL-kod för en 2-ingångars multiplexor. En del av VHDL koden för kretsens architecture saknas. Skriv dit den saknade kodraden på inlämningsbladet. Variablerna är: d_in0 d_in d_out s. Användbara nyckelord är: and or not. entity MUX2_ is port( d_in0, d_in, s : in std_logic; d_out : out std_logic); end entity MUX2_;; architecture behave of MUX2_ is begin d_out <= Ooooops! What should be here? end architecture behave; 4

Del A2: Konstruktionsmetodik Observera! Del A2 rättas endast om Du är godkänd på del A. 4p Japanska tågsignaler är mer komplexa än våra, men det kan behövas eftersom Japan har några av världens snabbaste tåg. Så här tillåter tågsignalerna hastigheter i sex steg från stillastående och upp till full fart. Stop (R) Restricted Speed (Y over Y) Caution (Y) Reduced Speed (Y over G) Less reduced Speed (Y over G flashing) Clear (G) Du ska konstruera en signalavkodare, ett kombinatoriskt logiknät, som använder en tre bitars mode signal M (m 2 m m 0 ) till att generera utsignaler som styr fyra färgade lampor ( y r y 0 g). Mode 0, m 2 m m 0 000, ska innebära avstängd signal. Mode 6, m 2 m m 0 00 0 (i binärkod), väljer signaler för stegvis ökande tillåten hastighet enligt standarden som visas i figuren. Blinkande signal innebär att y och g ska tändas omväxlande (ej samtidigt) i takt med pulserna x från en pulsgenerator. a) (p) Ställ upp sambandet mellan utsignalerna y r y 0 g och insignalerna x m 2 m m 0 i tabellform (som en sanningstabell). b) (2p) Ställ upp Karnaughdiagram för de fyra lampsignalerna och ta fram de minimerade uttrycken för y r y 0 g på SoP-form. Utnyttja don t care. c) (p) Rita grindnätet för en av signalavkodarens utsignaler (välj det mest komplicerade nätet) med användande av valfria grindar. 5

2. 6p En modulo-6 synkronräknare ska räkna med sekvensen q q 2 q 3 000, 00, 0, 0, 0, 00. a) (p) Ställ upp kretsens Tillståndstabell. Det två tillstånden och 00 som inte ingår i sekvensen ska behandlas som don t care, med det undantaget att de måste leda in till modulo-6 sekvensen (med andra ord de måste leda till något av de 6 tillstånden i sekvensen ovan). b) (p) Tag fram minimerade uttryck för nästa tillstånd q = q =? q?? 2 3 = c) (3p) Synkronräknaren är uppbyggd med tre D-vippor enligt figuren. Realisera funktionerna: q med en 4: multiplexor. q 2 med AND-OR grindar q 3 med enbart NAND grindar genom att tilldela variabler till ingångarna i figuren till höger. d) (p) Till vilka tillstånd i modulo-6 sekvensen kommer och 00 att gå med denna realisering? 6

Del B. Designproblem Observera! Del B rättas endast om Du har mer än p på del AA2. 3. 6p Synkront sekvensnät. Sekvensdetektor. a) (2p) Tillståndsminimera tillståndsdiagrammet till höger (a,b,c,d,e,f,g,h). Rita sedan det minimala tillståndsdiagrammet. ( Att lösa denna fristående deluppgift kan mycket väl visa sig vara bra använd tid inför lösandet av resten av uppgiften! ) b) (4p) En sekvensdetektor ska upptäcka varje gång en delsekvens 0 uppträder inuti en sekvens av synkrona bitar som inkommer till ingången w. Sekvensdetektorns utsignal z ska vara i ett klockpulsintervall direkt efter det att delsekvensen har uppträtt. Se figuren. Sekvenskretsen är utförd som en Moore-automat med positivt flanktriggade D- vippor med resetingångar. Ställ upp tillståndsdiagram och tillståndstabell. Ställ upp kodad tillståndstabell. Välj binärkod som tillståndskod. Direkt efter Reset antas att inga :or har mottagits. Ställ upp minimerade funktioner för nästa tillstånd, och för utgångsvärdet. q2 q q0 = f ( q2qq0, w) q2 = f ( q2qq0, w) q = f ( q2qq0, w) q0 = f ( q2qq0, w) z = f ( q q q, w) 2 0 4. 4p Single pulse generator. Ett asynkront sekvensnät har en ingång w och en ingång c. Till ingången c kommer en följd av pulser. Var gång ingången w blir ska en fullständig puls från följden c uppträda på utgången y, så fort det är möjligt. En puls på w är alltid längre än en puls på c. (Se figuren till höger). a) Ställ upp en korrekt flödestabell för sekvensnätet. Rita tillståndsdiagram. b) Gör en lämplig tillståndstilldelning med en exitations-tabell som ger nät som är fria från kritisk kapplöpning. Du skall även ta fram de hasardfria uttrycken för nästa tillstånd samt ett uttryck för utgångsvärdet, och rita grindnäten med valfria grindar. Lycka till! 7

8

Inlämningsblad för del A Blad ( ta loss och lämna in tillsammans med lösningarna för del A2 och del B ) Efternamn: Förnamn: Personnummer: Blad: Skriv in dina svar för uppgifterna från del A ( till 0 ) Fråga Svar { }? f ( x, y, z ) = SoP = min 2 s = K x x = 2 s =? [binärtal] 3 x = 00 y = 0 s = xy ± s 0 [decimaltal med tecken] 4 f ( a, b, c, d ) = { PoS } = min? 5 Q = f(a,b) =? 6 f ( b, a) =? 7 f(a, B, C) =? 8 Q Q 0 : 00 9 T CP >? [ns] 0 architecture behave of MUX2_ is begin d_out <= end architecture behave; Nedanstående del fylls i av examinatorn! Del A (0) Del A2 (0) Del B (0) Totalt (30) Poäng 2 3 4 Summa Betyg 9