LOG/iC2. Introduction

Relevanta dokument
LABORATIONSINSTRUKTION

IE1205 Digital Design: F9: Synkrona tillståndsautomater

Digitalteknik 7.5 hp distans: 5.1 Generella sekvenskretsar 5.1.1

Programmerbar logik (PLD) Programmeringsspråket VHDL Kombinatoriska funktioner i VHDL för PLD Sekvensfunktioner i VHDL för PLD

Föreläsning 4 IS1300 Inbyggda system

Introduktion till syntesverktyget Altera Max+PlusII

DIGITALTEKNIK. Laboration D172

Laboration D159. Sekvensnät beskrivna med VHDL och realiserade med PLD. Namn: Datum: Epostadr: Kurs:

(2B1560, 6B2911) HT08

Sekvensnät i VHDL del 2

Laboration D184. ELEKTRONIK Digitalteknik. Sekvensnät beskrivna med VHDL och realiserade med PLD

Styrteknik : Funktioner och funktionsblock

LUNDS TEKNISKA HÖGSKOLA Institutionen för Elektro- och Informationsteknik

SEKVENSKRETSAR. Innehåll

Styrteknik: Binära tal, talsystem och koder D3:1

Beijer Electronics AB 2000, MA00336A,

Styrteknik: Grundläggande logiska funktioner D2:1

Digital Design IE1204

Sekvensnät Som Du kommer ihåg

VHDL 1. Programmerbara kretsar

Digital Design IE1204

electiaprotect GSM SEQURITY SYSTEM Vesta EZ Home Application SMART SECURITY SYSTEMS! SVENSKA ios Android

Tenta i Digitalteknik

Programmerbar logik och VHDL. Föreläsning 4

Isolda Purchase - EDI

Support Manual HoistLocatel Electronic Locks

JAVASCRIPT-POWERED LOADRUNNER CHRISTIAN GERDES PERFORMANCE ENGINEER LIGHTS IN LINE AB

IE1205 Digital Design: F10: Synkrona tillståndsautomater del 2

VHDL Basics. Component model Code model Entity Architecture Identifiers and objects Operations for relations. Bengt Oelmann -- copyright

Tentamen i Digitalteknik, EITF65

Materialplanering och styrning på grundnivå. 7,5 högskolepoäng

Obligatorisk uppgift 5

Schenker Privpak AB Telefon VAT Nr. SE Schenker ABs ansvarsbestämmelser, identiska med Box 905 Faxnr Säte: Borås

Laboration 2, Materials Termodynamik

Chalmers ekniska Högskola Institutionen för Data- och Informationsteknik. EDA 321 Digitalteknik syntes Laboration 2 - VHDL

L15 Introduktion modern digital design

Angående buffer. clk clear >=1 =9?

Tentamen i Digitalteknik, EIT020

IE1205 Digital Design: F11: Programmerbar Logik, VHDL för Sekvensnät

x 2 2(x + 2), f(x) = by utilizing the guidance given by asymptotes and stationary points. γ : 8xy x 2 y 3 = 12 x + 3

GRUNDER I VHDL. Innehåll. Komponentmodell Kodmodell Entity Architecture Identifierare och objekt Operationer för jämförelse

Schenker Privpak AB Telefon VAT Nr. SE Schenker ABs ansvarsbestämmelser, identiska med Box 905 Faxnr Säte: Borås

Tentamen i Digitalteknik, EIT020

Tentamen i Digitalteknik, EIT020

Digital elektronik CL0090

IE1204 Digital Design

Tenta i Digitalteknik

The Finite Element Method, FHL064

Digitalteknik F12. Några speciella automater: register räknare Synkronisering av insignaler. Digitalteknik F12 bild 1

KOMBINATORISKA FUNKTIONER...1

WindPRO version feb SHADOW - Main Result. Calculation: inkl Halmstad SWT 2.3. Assumptions for shadow calculations. Shadow receptor-input

Sekvensnät. William Sandqvist

Flödesschema som visar hur man använder Quartus II.

D2 och E3. EDA321 Digitalteknik-syntes. Fredag den 13 januari 2012, fm i M-salarna

LABORATIONSINSTRUKTION LABORATION

Introduktion till Xilinx CPLD och ISE WebPack 6.2 Version NV

Vässa kraven och förbättra samarbetet med hjälp av Behaviour Driven Development Anna Fallqvist Eriksson

Schenker Privpak AB Telefon VAT Nr. SE Schenker ABs ansvarsbestämmelser, identiska med Box 905 Faxnr Säte: Borås

Det finns en handledning till kortet på hemsidan. AVR STK500.

Laboration D181. ELEKTRONIK Digitalteknik. Kombinatoriska kretsar, HCMOS v 2.1

IE1204/5 Digital Design typtenta

R min. 5 max

Tentamen i IE1204/5 Digital Design måndagen den 15/

Tentamen i Digitalteknik, EIT020

Styrteknik 7.5 hp distans: E-1000 och E-Designer

1. Unpack content of zip-file to temporary folder and double click Setup

EDA451 - Digital och Datorteknik 2010/2011. EDA Digital och Datorteknik 2010/2011

Master Thesis. Study on a second-order bandpass Σ -modulator for flexible AD-conversion Hanna Svensson. LiTH - ISY - EX -- 08/ SE

SVENSK STANDARD SS-EN ISO 19108:2005/AC:2015

Repetition delay-element

Tentamen med lösningar för IE1204/5 Digital Design Torsdag 15/

Tenta i Digitalteknik

Produktens väg från idé till grav

Tenta i Digitalteknik

Tenta i Digitalteknik

LUNDS TEKNISKA HÖGSKOLA Inst. for Elektro- och Informationsteknik. SIGNALBEHANDLING I MULTIMEDIA, ETI265 Inlämningsuppgift 1 (av 2), Task 1 (out of 2)

F5 Introduktion till digitalteknik

TSEA22 Digitalteknik 2019!

2.45GHz CF Card Reader User Manual. Version /09/15

Pre-Test 1: M0030M - Linear Algebra.

TENTAMEN I PROGRAMSPRÅK -- DVG C kl. 08:15-13:15

Resultat av den utökade första planeringsövningen inför RRC september 2005

F5 Introduktion till digitalteknik

Förändrade förväntningar

Digital Design IE1204

2.1 Installation of driver using Internet Installation of driver from disk... 3

-c wc. Pre- Next state Out- Vi ser att tillstånden är redan sorterade i grupper med olika utsignaler,

Webbregistrering pa kurs och termin

Tenta i Digitalteknik

Application Note SW

BRÖDGRUPPENS HEMSIDA

Digital- och datorteknik

Blockkedjor. en introduktion för datavetare. Rikard Hjort, 24 maj 2019

IE1205 Digital Design: F8: Minneselement: Latchar och Vippor. Räknare

Programmerbara kretsar och VHDL 2. Föreläsning 10 Digitalteknik, TSEA22 Oscar Gustafsson Institutionen för systemteknik

Får endast utföras av behörig personal. May only be carried out by authorized electrician

PORTSECURITY IN SÖLVESBORG

Digitalteknik F9. Automater Minneselement. Digitalteknik F9 bild 1

Asynkrona sekvensmaskiner

Tentamen i Grundläggande ellära och digitalteknik ETA 013 för D

Transkript:

LOG/iC2 Introduction L00000 11110111111111111111111111111111111111111111* L04884 11111111111111111111111111111111111111111111* L04928 11111111011111111111111111111111111111101111* L04972 11111111101110111111111111111111111111011111* L05368 11111111111111111111111111111111111111111111* L05412 11111111011111111111111111111111111111111111* L05456 11111111111101111111111111111111111111101111* 2002-04-29/PLS

LOG/iC Main Menu The symbols on the main menu from left to right: : Creating new designs : Opening existing designs : Starting optimization phase : Starting output generation phase : Starting LOG/iC hierarchy editor : Starting LOG/iC PLD data base : Functional simulation : Pre-layout simulation : Timing simulation : Editing Verilog stimulus file : Opening LOG file of LOG/iC simulator : Generating/changing design options : Deleting design options : Help

TEMPLATE.DCB (Hjälpfil med alla programsyntax) design-name, version/date/revision designer's name company design function : Please remove unused keywords and comments (WA4496) *INTERFACE IN: name,...; input signals OUT: name,...; output signals and feedbacks INOUT: name,...; bidirectional signals *LOCAL COLLAPSE: name,...; remove listed signals (default) KEEP : name,...; keep listed signals *LEVEL LOW = name,...; *BOOLEAN-EQUATIONS equations incl. special functions.clk.rs.ps.e.oe.xra.xrb y-name = equation ; y-name.sfc = equation ; *FUNCTION-TABLE $DEFAULT: X x-name = value,... : Y y-name = value,... ; $HEADER : X x-name,... : Y y-name,... ; X constant condition,... : Y constant equation,... ; X $REST : Y constant equation,... ; *FLOW-TABLE Mealy flow table $DEFAULT: X x-name = value,... : Y y-name = value,... ; $HEADER : X x-name,... : Y y-name,... ; S constant: X constant condition,... : Y constant condition,... : F constant; X $REST : Y constant condition,... : F constant; S [1..3] :X 001 : Y 00- : F2; S [8,11] :X $REST : Y 1-1 : F[1..2]; Moore flow table $DEFAULT: X x-name = value,... : Z y-name = value,... ; $HEADER : X x-name,... : Y y-name,... ; S constant: Z constant,... ; X constant condition,... : F constant; X $REST : F constant; S 1 : Z 11 ; X 0- : F 1; X $REST : F 2;

state encoding $HEADER : Q y-name,... ; S constant: Q constant $BINARY $GRAY $NUMBER $Z-VALUES $1-HOT,...; $HEADER : Q qq[1..2] ; S [1..4] : Q $BINARY ; *SUBCIRCUITS instance-name = subcircuit-name ( form-name = act-name,... ); *MACROS instance-name = macro-name ( form-name = act-name,... ) { property-list } ; *SPECIAL-FUNCTIONS y-name.fbk = COMB PIN REG ; y-name.inv = NO YES ; y-name.reg = NONE DFL TFL LATCH RS JK ; TEMPLATE.DDV (Hjälpfil med alla programsyntax) design-name, version/date/revision designer's name company Please remove unused keywords and comments (AS4660) *COMMENT You may find additional infomation about the keywords used in this file in the LOG/iC2 HELP files. Please refer to: - "SYNTAX REFERENCE" - "Structure of the device description file.ddv" Please note, that the compiler directives "@PART" and "@DEVICE" are not available in LOG/iC2 EVAL. By the way. You may change any text into comment, by adding "" in front of the respective text. The "" is valid for one single line only *PLD TYPE = devicename ; TYPE = GAL22V10; *PINS name of I/O-signal = pin-number,...; reset = 2, data[0..7] = [3..5, 8..12]; *FUSES $fuse-number = BLOWN INTACT ;

KOMBEX.DCB Kodomvandlare 98-01-15 Funktion: Kombinatorisk krets som omvandlar NBCD-kod till Excess-3-kod. Kretsen realiseras i en PALCE22V10. *INTERFACE IN: A[1..4]; Deklaration av insignaler OUT: U[1..4]; Deklaration av utsignaler *FUNCTION-TABLE $HEADER : X A[1..4]: Y U[1..4]; Rubrikrad för funktionstabellen X 0000 : Y 0011; X 0001 : Y 0100; X 0010 : Y 0101; X 0011 : Y 0110; X 0100 : Y 0111; X 0101 : Y 1000; X 0110 : Y 1001; X 0111 : Y 1010; X 1000 : Y 1011; X 1001 : Y 1100; X $REST : Y ----; KOMBEX.DDV Kodomvandlare 98-01-15 Funktion: Kombinatorisk krets som omvandlar NBCD-kod till Excess-3-kod. Kretsen realiseras i en PALCE22V10. *PLD TYPE = PALCE22V10; *PINS A[1..4] = [2..5]; U[1..4] = [19..16];

Utskrift från filen KOMBEX.l2o Design: kombex Kodomvandlare 98-01-15 +-----------------------------------------------------------------+ PLD OPTIMIZATION REPORT (FACT) CPU TIME QUOTA PER FUNCTION: 10 SEC FUNCTION INV P-TERMS LITERALS CPU-TIME FLAGS ALL DIFF U1 NO 3 5 4 < 1 /U1 YES 2 5 4 < 1 U2 NO 3 7 3 < 1 /U2 YES 3 7 3 < 1 U3 NO 2 4 2 < 1 /U3 YES 2 4 2 1 FACT MINIMIZATION: 1 SEC Design: kombex Kodomvandlare 98-01-15 **************************************************** *** BOOLEAN EQUATIONS *** **************************************************** /U1 = /A1 & /A2 + /A1 & /A3 & /A4 ; U2 = A2 & /A3 & /A4 + /A2 & A3 + /A2 & A4 ; U3 = A3 & A4 + /A3 & /A4 ; U4 = /A4 ; ---------------------------------------------------------- LOG/iC2 - (C)PLD OPTIMIZER CPU TIME USED: 1 SEC

SEKVMOO.DCB Sekvensnät av Mooretyp 980116 Funktion: Exempel på syntax för sekvensnät. Nätet realiseras i en PALCE22V10 *INTERFACE IN: SCLK, A,B,RES; Deklaration av insignaler, SCLK = klocksignal OUT: Q1, UT; Deklaration av utsignaler *BOOLEAN-EQUATIONS Q1.CLK = SCLK; UT.CLK = SCLK; Q1.RS = RES; UT.RS = RES; Gemensam klocksignal till alla registerutgångar Asynkron reset av registerutgångar *FLOW-TABLE $HEADER : X [A,B] : Z [Q1,UT]; Deklaration av signaler (A,B) som styr övergångar mellan tillstånd och utsignaler (Q1,UT) av MOORE-typ (obs Z). [ ]-paranteserna innebär att signalernas värden kan skrivas som ett bitfält (utan kommatecken). S1: Z 00; Definierar utsignalerna i tillståndet S1 X 00 : F1; Definierar villkoren för övergångar till X 01 : F3; nästa tillstånd x 1- : F2; S2: Z 01; X 00 : F3; X 01 : F2; x 1- : F4; S3: Z 11; X 00 : F1; X 01 : F3; x 1- : F2; S4: Z 10; X 00 : F3; X 01 : F2; x 1- : F4; $HEADER : Q [Q1,UT]; Deklaration av variabler som ingår i tillståndskodningen. I detta fall (MOORE) används utsignalerna för kodningen S [1..4] : Q $Z-VALUES; Definierar värden för tillstånden SEKVMOO.DDV Sekvensnät av Mooretyp 980116 Funktion: Exempel på syntax för sekvensnät. Nätet realiseras i en PALCE22V10 *PLD TYPE = PALCE22V10; *PINS SCLK=1, RES=2, A=3, B=4, Q1=14, UT=15;

Utskrift från filen SEKMOO.l2o Design: sekvmoo Sekvensnät av Mooretyp 980116 -- +-----------------------------------------------------------------+ PLD OPTIMIZATION REPORT (FACT) CPU TIME QUOTA PER FUNCTION: 10 SEC FUNCTION INV P-TERMS LITERALS CPU-TIME FLAGS ALL DIFF Q1.D NO 6 20 4 < 1 /Q1.D YES 6 20 4 < 1 UT.D NO 5 14 4 < 1 /UT.D YES 4 14 4 < 1 FACT MINIMIZATION: 0 SEC - **************************************************** *** BOOLEAN EQUATIONS *** **************************************************** Q1.D := Q1 & /UT & A + /Q1 & UT & A + Q1 & UT & /A & B + /Q1 & /UT & /A & B + Q1 & /UT & /B + /Q1 & UT & /B ; Q1.RS = RES ; Q1.CLK = SCLK ; /UT.D := Q1 & /UT & A + /Q1 & UT & A + Q1 & UT & /A & /B + /Q1 & /UT & /A & /B ; UT.RS = RES ; UT.CLK = SCLK ; ---------------------------------------------------------- LOG/iC2 - (C)PLD OPTIMIZER CPU TIME USED: 1 SEC

SEKMEA.DCB Sekvensnät av Mealytyp 980116 Funktion: Exempel på syntax för sekvensnät. Nätet realiseras i en PALCE22V10 *INTERFACE IN: SCLK, A,B, RES; Deklaration av insignaler, SCLK = klocksignal OUT: Q1, UT; Deklaration av utsignaler *BOOLEAN-EQUATIONS Q1.CLK = SCLK; UT.CLK = SCLK; Q1.RS = RES; UT.RS = RES; Gemensam klocksignal till alla registerutgångar Asynkron reset av registerutgångar *FLOW-TABLE $HEADER : X [A,B] : Y UT; Deklaration av signaler (A,B) som styr övergångar mellan tillstånd och utsignal (Y) av MEALY-typ. [ ]-paranteserna innebär att signalernas värden kan skrivas som ett bitfält (utan kommatecken). S1: X 00 : Y 0 : F1; Definierar utsignalerna i tillståndet S1 och villkoren X 01 : Y 1 : F1; för övergångar tillnästa tillstånd X 1- : Y 1 : F2; S2: X 00 : Y 1 : F1; X 01 : Y 1 : F2; X 1- : Y 0 : F2; $HEADER : Q Q1; Deklaration av variabler som ingår i tillståndskodningen. S [1..2] : Q $BINARY; Definierar värden för tillstånden SEKMEA.DDV Sekvensnät av Mealytyp 980116 Funktion: Exempel på syntax för sekvensnät. Nätet realiseras i en PALCE22V10 *PLD TYPE = PALCE22V10; *PINS SCLK=1, RES=2, A=3, B=4, Q1=14, UT=15;

Utskrift från filen SEKMEA.l2o Design: sekvmea Sekvensnät av Mealytyp 980116 -- +-----------------------------------------------------------------+ PLD OPTIMIZATION REPORT (FACT) CPU TIME QUOTA PER FUNCTION: 10 SEC FUNCTION INV P-TERMS LITERALS CPU-TIME FLAGS ALL DIFF Q1.D NO 2 3 3 < 1 /Q1.D YES 2 4 3 < 1 UT.D NO 3 6 3 < 1 /UT.D YES 2 5 3 < 1 FACT MINIMIZATION: 1 SEC - **************************************************** *** BOOLEAN EQUATIONS *** **************************************************** Q1.D := Q1 & /UT & A + /Q1 & UT & A + Q1 & UT & /A & B + /Q1 & /UT & /A & B + Q1 & /UT & /B + /Q1 & UT & /B ; Q1.RS = RES ; Q1.CLK = SCLK ; /UT.D := Q1 & /UT & A + /Q1 & UT & A + Q1 & UT & /A & /B + /Q1 & /UT & /A & /B ; UT.RS = RES ; UT.CL = SCLK ; ---------------------------------------------------------- LOG/iC2 - (C)PLD OPTIMIZER CPU TIME USED: 1 SEC

PALCE22V10 ********************** *** PINOUT (DIL) *** ********************** +-------++-------+ ++ SCLK -+ 1 24 +- @VCC A -+ 2 23 +- @023 B -+ 3 22 +- @022 @004 -+ 4 21 +- @021 @005 -+ 5 20 +- @020 @006 -+ 6 19 +- @019 @007 -+ 7 18 +- @018 @008 -+ 8 17 +- @017 @009 -+ 9 16 +- @016 @010 -+ 10 15 +- UT @011 -+ 11 14 +- Q1 @GND -+ 12 13 +- @013 +----------------+ en SEKMEA.PP2 (JEDEC-fil med programmeringsdata) $DEVICE PALCE22V10 ; $PIN 1 = SCLK ; 2 = RES ; 3 = A ; 4 = B ; 14 = Q1 ; 15 = UT ; $END * D0000* G0* QP024* QF05828* F0* L00000 11110111111111111111111111111111111111111111* L04884 11111111111111111111111111111111111111111111* L04928 11111111011111111111111111111111111111101111* L04972 11111111101110111111111111111111111111011111* L05368 11111111111111111111111111111111111111111111* L05412 11111111011111111111111111111111111111111111* L05456 11111111111101111111111111111111111111101111* L05808 00000000000000000010* C2496* 0000