IE1205 Digital Design: F11: Programmerbar Logik, VHDL för Sekvensnät

Transkript

1 IE1205 Digital Design: F11: Programmerbar Logik, VHDL för Sekvensnät

2 Programmable Logic Devices Under 1970-talet introducerades programmerbara logiska kretsar som betecknas programmable logic device (PLD) De bygger på en struktur med en AND-ORmatris som gör det enkelt att implementera SOP-uttryck 2

3 Struktur av en PLD x 1 x 2 x n Input buffers and inverters x 1 x 1 x n x n P 1 AND plane P k OR plane f 1 f m 3

4 Programmable Logic Array (PLA) Både AND- och ORmatriserna är programmeringsbara x 1 x 2 x 3 P 1 OR plane P 2 P 3 P 4 AND plane f 1 f 2 4

5 Programmable Array Logic (PAL) Bara AND-matrisen är programmeringsbar x 1 x 2 x 3 P 1 P 2 f 1 P 3 P 4 f 2 AND plane 5

6 Kombinatoriska och registerutgångar I de tidigare PLD-kretasarna fanns det kombinatoriska utgångar registerutgångar (utgångar med en vippa) För varje krets fanns det ett fast antal kombinatoriska och registerutgångar För att öka flexibiliteten introducerade man makrocellen där man kunde välja om en utgång skulle vara en kombinatorisk eller en registerutgång 6

7 Macroceller i en PLD Select Enable Flip-flop f 1 Clock D Q Mha en programmerbar multiplexer kan man välja typen av utgången To AND plane 7

8 PAL

9 Programmering av PLD:er 9

10 Komplexa PLD:er (CPLD) PLD:erna var ganska små (PALCE 22V10 hade 10 vippor) För att skapa större programmerbara kretsar utvecklade man en struktur bestående av flera PLD-liknande block 10

11 I/O block I/O block Struktur CPLD PAL-like block PAL-like block I/O block Interconnection wires PAL-like block PAL-like block I/O block 11

12 CPLD (MAX)

13 Programmering av CPLD:er via JTAGinterface Moderna CPLD:er (och FPGA:er) kan programmeras genom att ladda ned kretsbekrivningen (programmeringsinformationen) via en kabel Nedladdningen använder oftast en standardiserad port: JTAG-porten 13

14 Programmering via JTAG-porten (a) CPLD in a Quad Flat Pack (QFP) package To computer Printed circuit board (b) JTAG programming 14

15 FPGA-kretsar CPLD:er baseras på AND-OR-matrisen och det blir svårt att göra riktigt stora kretsar FPGA (Field Programmable Gate Array) kretsarna använder en annan koncept som baseras på logiska block 15

16 Struktur av en FPGA-krets 16

17 Look-up-tables (LUT) Programmable cells 0/1 0/ A LUT with n inputs can realize all combinational functions with n inputs The usual size in an FPGA is n=4 f 0/ /1 0 x 2 x 1 Two-input LUT 17

18 Example: XOR-Gate Programmed values 0 1 Multiplexer f x 2 x 1 Two-input LUT 18

19 Logisk Block i en FPGA En logisk block i en FPGA består ofta av en LUT, en vippa och en multiplexer Select In 1 Flip-flop Out In 2 LUT D Q In 3 Clock 19

20 Programmering av LUT:ar och Förbindelsematris i en FPGA Blå kryss: Förbindelsen är programmerad Svart kryss: Förbindelsen är inte programmerad x 1 x 2 x 3 x 1 x x 2 0 f 1 1 f 2 0 x 3 0 f f 1 f f 20

21 DE2 University Board DE2 Board Cyclone II EP2C35 FPGA 4 Mbytes of flash memory 512 Kbytes of static RAM 8 Mbytes of SDRAM Several I/O-Devices 50 MHz oscillator 21

22 Cyclone II Logic Element 22

23 Cyclone II Family (3) Total Number of 18x18 Multipliers DE1 DE2 23

24 Stratix III Family DE3 Board 24

25 Flera processorer kan implementeras på en FPGA Nios II är en så kallad softprocessor (32-bit) som kan implementeras på Altera FPGA-kretsen Dagens FPGA-kretsar är så stora att flera processorer får plats på en enda FPGAkrets Nios II Nios II Mycket kraftfulla multiprocessor system kan skapas på en FPGA! 25

26 Overview Nios II family (Extract) (2) Numbers are for the fastest device in the Stratix II family 26

27 ASIC:ar En ASIC (Application Specific Integrated Circuit) är en krets som görs i en halvledarfabrik I en full custom integrerad krets skräddarsy man i princip hela kretsen I en ASIC har vissa arbetssteg redan gjorts för att minska design-tiden och kostnaden 27

28 Gate Array I en Gate Array finns redan grindarna (eller transistorerna) på kiseln 28

29 Gate Array Man skapar bara förbindelserna mellan ingångarna, grindarna och utgångarna x 1 x 2 x 3 f 1 29

30 Comparison FPGA, Gate Array, Standard Cell Initial Cost Cost per part Performance Fabrication Time FPGA Low High Low Short Gate Array (ASIC) Standard Cell (ASIC) High Low High Long 30

31 Design Trade-Offs Design Time Full Custom Standard Cell Gate Array Programmable Logic Microprocessor Performance 31

32 Implementera i programmerbar logik Vi behöver: Mjukvara för att kompilera VHDL kod och generara koder för macroceller Programmerare Programmerbar logik

33 Snabbfråga:Gissa grinden Vilken logisk grind motsvarar följande VHDL kod? q <= a and (not b); a b q a b q a b q Alt: A Alt: B Alt: C

34 Snabbfråga:Gissa grinden Vilken logisk grind motsvarar följande VHDL kod? q <= a and (not b); a b q a b q a b q Alt: A Alt: B Alt: C

35 Snabbfråga:Gissa grinden Vilken logisk grind motsvarar följande VHDL kod? if (a /= b) then q <= '1'; else q <= '0'; end if; a b q a b q a b q Alt: A Alt: B Alt: C

36 Snabbfråga:Gissa grinden Vilken logisk grind motsvarar följande VHDL kod? if (a /= b) then q <= '1'; else q <= '0'; end if; a b q a b q a b q Alt: A Alt: B Alt: C

37 Logik: MAX 3000 macrocell

38 After compilation: RTL view

39 Mapped to macrocells

40 Exempel: Ping-Pong

41 Ping-Pong Spelas med fem lysdioder och en knapp: Knappen MÅSTE vara intryckt i state 0 och 4 för att bolla tillbaka Knapen får INTE vara intryckt i state 1..3 samt 5..7, då slås bollen av bordet Om spelaren missar hamnar man i looser mode där alla dioder blinkar tre gånger, sedan börjar spelet om på state Game Looser

42 Ping-Pong: Utgångar LED = LED = LED = LED = LED = LED = LED = LED = LED = LED = LED = Game Looser

43 Mealy-Automat Tillstånd (State) Ingångssignaler Nästa tillstånd (NEXT STATE DECODER) Tillståndsregister (STATE REGISTER) Utgångsavkodare (OUTPUT DECODER) Utgångssignaler Clk I en Mealy-Automat beror utgångssignalerna både på nuvarande tillstånd och ingångarna 43

44 Moore-Automat Tillstånd (State) Ingångssignaler Nästa tillstånd (NEXT STATE DECODER) Tillståndsregister (STATE REGISTER) Utgångsavkodare (OUTPUT DECODER) Utgångssignaler Clk I en Moore-automat beror utgångssignalerna bara på nuvarande tillstånd 44

45 Hur modellerar vi tillståndsmaskiner i VHDL? I en Moore-automat har vi tre block Nästa-tillståndsavkodare Utgångsavkodare Tillståndsregister Dessa block exekverars parallellt 45

46 Processer i VHDL En architecture i VHDL kan innehåller flera processer Processer exekveras parallelt En process är skriven som ett sekvensiellt program 46

47 Hur modellerar vi tillståndsmaskiner i VHDL? För en Moore-automat kan vi skapa tre processer för Nästa-tillståndsavkodare Utgångsavkodare Tillståndsregister 47

48 Interna Signaler Moore-automaten innehåller interna signaler för Nästa tillstånd Nuvarande tillstånd Dessa signaler deklareras in architecturebeskrivningen 48

49 PingPong i VHDL Vi använder ett (mycket) enkelt ping-pong spel som konkret exempel Vi beskriver systemstyrningen I VHDL Game Control Unit k Systemstyrning (SYSTEM CONTROL) q[4:0] Display unit (5 lysdioder) (knapp) 49

50 Ping-Pong: entity entity pingpong is port( clk: in std_logic; k: in std_logic; reset_n: in std_logic; q: out std_logic_vector(4 downto 0)); end pingpong; Entityn beskriver systemet som en black box Entityn beskriver gränssnittet mot omvärlden Bara in- och utsignaler beskrivs här Bortsett från in- och utsignaler som finns i blockdiagrammet behövs det signaler för Clock Reset (aktiv låg)

51 Ping Pong: Architecture Arkitekturen beskriver funktionen av automaten Vi definierar interna signaler för nuvarande och nästa tillstånd tre processer för nästa-tillstånds-, utgångsavkodare och tillståndsregister 51

52 Ping-Pong: states Vi måste skapa en typ för den interna signalen Eftersom vi beskriver tillstånden använder vi en integer Vi deklarerar en variabel för nuvarande tillstånd (state) och en för nästa tillstånd (next_state) architecture behavior of pingpong is subtype state_type is integer range 0 to 13; signal state, nextstate: state_type;

53 Ping-Pong: states Alternativt kan vi beskriver tillstånden med uppräkningstyp, tex med värdena a,b,c,d,e,f,g (Exempel states från flaskautomat) ARCHITECTURE Moore_FSM OF Vending_Machine IS TYPE state_type IS (a, b, c, d, e, f, g); SIGNAL current_state, next_state : state_type; BEGIN -- Moore_FSM

54 Interna Signaler Om vi inte specificerar tillståndskodningen så väljer syntesverktyget kodningen Vi kan tvinga den till en viss kodning med attributer (OBS! Attributer är beroende på syntesverktyget och därmed inte portabel!) ARCHITECTURE Moore_FSM OF Vending_Machine IS TYPE state_type IS (a, b, c, d, e, f, g); -- We can use state encoding according to BV to enforce a particular encoding (for Quartus) ATTRIBUTE enum_encoding : string; ATTRIBUTE enum_encoding OF state_type : TYPE IS " "; SIGNAL current_state, next_state BEGIN -- Moore_FSM : state_type; 54

55 Ping-Pong: Next state k=0 : Knapp ej nedtryckt k=1 : Knapp nedtryckt k=0 0 k= k=0 k= k=0 2 k= k=0 5 k=1 4 k=0 3 k=0 k= Game Looser

56 Flaskautomat: Next-State-Decoder Next-State-Decoder beskrivs som process Sensitivity list innehåller alla insignaler som aktiverar processen 56

57 Ping-Pong: States begin nextstate_decoder: process(state, k) begin case state is when 0 => if (k = '1') then nextstate <= 1; -- Continue if key pressed else nextstate <= 8; -- Fail if key not pressed end if; when 4 => if (k = '1') then nextstate <= 5; -- Continue if key pressed else nextstate <= 8; -- Fail if key not pressed end if;

58 Ping-Pong: States cont when 7 => nextstate <= 0; -- Loop to beginning when 8 to 12 => nextstate <= state + 1; -- Looser mode when 13 => nextstate <= 1; -- End of looser mode, -- loop to play mode when others => -- Play mode if(k = '1') then nextstate <= 8; -- fail IF key pressed else nextstate <= state + 1; -- otherwise continue end if; end case; end process;

59 Snabbfråga:Gissa grinden Vilken statemaskin motsvarar följande VHDL kod? case state is when 0 => if (k = '1') then nextstate <= 1; else nextstate <= 2; end if; when 1 => nextstate <= 2; when others => nextstate <= 0; end case; k=0 k=1 k= Alt: A 2 Alt: B 2 Alt: C

60 Snabbfråga:Gissa grinden Vilken statemaskin motsvarar följande VHDL kod? case state is when 0 => if (k = '1') then nextstate <= 1; else nextstate <= 2; end if; when 1 => nextstate <= 2; when others => nextstate <= 0; end case; k=1 k=0 k=0 k=1 1 1 k=0 1 k=1 2 Alt: A 2 Alt: B 2 Alt: C

61 Ping-Pong: Utgångar LED = LED = LED = LED = LED = LED = LED = LED = LED = LED = LED = Game Looser

62 Flaskautomat: Utgångsavkodaren Utgångsavkodaren beskrivs som en egen process Sensitivity-listan innehåller bara nuvarande tillstånd eftersom utgångarna är direkt beroende på tillståndet 63

63 Ping-Pong: Outputs output_decoder: -- output decoder part process(state) begin case state is when 0 => q(4 downto 0) <= "10000"; when 1 => q(4 downto 0) <= "01000"; when 2 => q(4 downto 0) <= "00100"; when 3 => q(4 downto 0) <= "00010"; when 4 => q(4 downto 0) <= "00001"; when 5 => q(4 downto 0) <= "00010"; when 6 => q(4 downto 0) <= "00100"; when 7 => q(4 downto 0) <= "01000"; when => q(4 downto 0) <= "11111"; when => q(4 downto 0) <= "00000"; end case; end process;

64 Tillstånds register Tillståndsregistret modelleras som en synkron process med asynkron reset (aktiv låg) state_register: process(clk, reset_n) begin if reset_n = '0' then state <= 0; elseif rising_edge(clk) then state <= nextstate; end if; end process;

65 ( RESET-generator chip ) Matnings-spänning på ger RESET i 200 ms Om matningsspänningen får problem, eller sjunker under viss nivå, så blir det RESET Bättre än att behöva skaffa extra skydd, är att designa förebyggande och från början ta hand om alla tillstånd William Sandqvist william@kth.se

66 Implementera i programmerbar logik Vi behöver: Mjukvara för att kompilera VHDL kod och generara koder för macroceller Programmerare Programmerbar logik

67 Logik: MAX 3000 macrocell

68 After compilation: RTL view

69 Mapped to macrocells

70 Pin mapping

71 Programming

72 Mealy-automat i VHDL En Mealy-automat kan modelleras på samma sätt som Moore-automaten Skillnaden är att utgångsavkodaren också är beroende på insignalerna Processen som modellerar utgångssignalerna behöver också ha insignalerna i sensitivity list! 73

73 Mer om VHDL Kodexemplet för flaskautomaten finns på kurshemsidan Titta på studiematerialet om VHDL-syntes på kurshemsidan Både Brown/Vranesic- och Hemert-boken innehåller kodexempel 74

74 Sammanfattning PLD och FPGA Statemaskin i VHDL