Digitala projekt Elektro- och informationsteknik
Digitala projekt (I) VT1 huvudsakligen teori och VT2 konstruktionsarbete i projektlabb 10 hp motsvarar ca 7 veckor heltid! Godkännande; U, G Gruppstorlek; 2-3 studenter Lektioner; 4 obligatoriska vardera 2 timmar VT1 Laborationer ; 2 obligatoriska vardera 2 timmar VT1 Projekt; Under VT2, Dygnet runt, kortaccess Lärare ; Bertil Lindvall, kursansvarig Rum E:3132A Christoffer Cederberg Rum E:3150G
Syfte och mål Syfte Syftet med kursen är att illustrera industriellt utvecklingsarbete Mål analysera och beskriva system av låg och medelhög komplexitet testa och felsöka en konstruktion på ett systematiskt sätt söka upp och tillgodogöra sig relevant information Färdighet realisera digitala system av låg och medelhög komplexitet driva ett projekt framåt till en fungerande prototyp formulera sig muntligt och skriftligt
Kursens upplägg Föreläsningar Föreläsning 1: Introduktion, Gruppindelning, grundläggande elektronik samt inför föreläsning 2 ha bestämt uppgift. Föreläsning 2: Fortsättning elektronik. Skissa på ett enkelt projekt, typ väderstation. Föreläsning 3:Fortsättning av projektbygget Föreläsning 4:Utvecklingsverktygen på våra datorer. Atmel studio 7, JTAG ice3 eller MKII samt lite C programmering
Laborationer Laboration 1: En enkel övning att med hjälp av ett datablad (LM555) koppla upp en blinkande lysdiod Laboration 2: Uppdelad i två identiska tillfällen. Vi tittar på vilka program som finn på våra datorer och testar med ett mycket enkelt program. Välj ett av tillfällena enligt schemat.
CEQ Kanske borde gå igenom grunder i ellära först. Föreläsningarna i början relaterade inte alls till det som skulle göras i det senare projektet. Större delen av arbetet blev frustration och väntande Jag var på alla föreläsningar och alla labbar i lp3, men jag tycker inte det hjälpte mig så mycket när projektet väl började. Det var mycket som utelämnades under föreläsningarna samtidigt som vissa andra saker nämndes på nästan varje föreläsning Denna kurs håller för låg nivå för att ingå på I.
Vad är målet?
Hur kommer vi dit?
Ritning
Blockschema
U P RI UI
Motstånd Z R R R 1 2 1 1 1 R R 1 2 R 2 U1 U R 1 R 2
Kondensatorn Z 1 j C 1 1 1 C C 1 2 1 2 C C kapacitiv reaktans = frekvensberoende motstånd Xc 1 2 fc
Diod/Lysdiod Transistor
OP förstärkare Den ideala OP förstärkarens egenskaper: Oändlig fösträrkning Hög inimpedans Ingen utimpedans
På väg till logiska grindar Simple inverter (NOT) http://tams-www.informatik.uni-hamburg.de/applets/hades/
Grindar IN OUT 0 1 1 0 IN1 IN2 OUT 0 0 0 0 1 0 1 0 0 1 1 1 IN1 IN2 OUT 0 0 0 0 1 1 1 0 1 1 1 1 IN1 IN2 OUT 0 0 0 0 1 1 1 0 1 1 1 0
D-vippor clk D Q Q L X Q Q clk L L H clk H H L
Programmerbar logik SPLD (Simple Plrogrammable Logic Devices) konfigurerbara logiska grindar, programmerbara förbindningspunkter och minnes-vippor. Billig typ, 22CV10 CPLD (Complex Programmable Logic Device): En kombination av åtskilliga SPLD:er i en enda IC-kapsel, Macroceller, typ Lattce 1016 FPGA (Field Programmable Gate Array) Ett stort antal funktionsblock (grindar,vippor) som löser de logiska kraven. typ Xilinx 4000 http://www.eit.lth.se/fileadmin/eit/courses/edi021/datablad/logik/programmable/
Mjukvara VHDL hårdvarubeskrivande kod -- VHDL exempel program: DFlipFlop.vhd library IEEE; use IEEE.std_logic_1164.all; entity DFlipFlop is port ( CLK : in STD_LOGIC; RST : in STD_LOGIC; D : in STD_LOGIC; Q : out STD_LOGIC; ); end DFlipFlop; architecture behaviour of DFlipFlop is begin process(clk) begin if rising_edge(clk) then if RST = '1' then Q <= '0'; else Q <= D; end if; end if; end process; end behaviour;