MESI protokollet och dess derivater
|
|
- Elsa Pålsson
- för 8 år sedan
- Visningar:
Transkript
1 LTH LUNDS TEKNISKA HÖGSKOLA MESI protokollet och dess derivater Peter Persson
2 Sammanfattning Dagens multicore processorer använder sig av ett flertal cacheminnen. Därför behövs det metoder för att se till att den lagrade datan är sammanhängande mellan de olika cacheminnena. En sätt att göra detta är att använda sig av MESI protokollet. Syftet med denna rapport är att undersöka och förklara hur MESI protokollet fungerar samt ta en titt på andra protokoll som har deriverat från MESI protokollet. De protokoll som undersöks i denna rapport utöver MESI protokollet är MSI, MOSI, MOESI, MERSI och MESIF.
3 Inledning I moderna datorsystem med multicore processorer eller multiprocessor system används ofta fler än ett cacheminne. Detta kan leda till problem med minnes-samstämmighet eller Cache Coherence. Till exempel om en processorkärna A tar data från primärminnet och lagrar det i cacheminne C1 för att användas i en beräkning. Sedan tar processorkärna B samma data från primärminnet och utför en beräkning som leder till ett nytt resultat, som sparas i cache C2. Nu skiljer sig datan i C1 och C2 mot varandra vilket kommer leda till vidare problem när A sedan ska utföra sina beräkningar. Ett sätt att undvika problem som dessa är att använda sig av cache coherence protokoll som MESI protokollet. Diskussion MESI protokollet är ett vanligt förekommande protokoll som används bland annat av Intel 64 arkitekturen. Den fungerar genom att alla cachelinjer markeras med en av fyra möjliga tillstånd: Modified, Exclusive, Shared, och Invalid. Därifrån kommer även namnet. Från början är alla cachelinjer markerade som Invalid. Detta innebär att de är oanvända och kan användas för att spara ny data. När data först hämtas från primärminnet och sparas i cachen markeras linjen som Exclusive. Det betyder att datan finns i endast ett cacheminne och den är den samma som datan i primärminnet. Om kärna A har data sparad i sitt cacheminne som är markerad Exclusive och en annan kärna, B, behöver tillgång till samma data kan den kopiera datan direkt till sitt eget cacheminne. Därefter markeras bägge cachelinjer som Shared vilket innebär att datan kan vara sparad i olika cacheminnen men är fortfarande den samma som i primärminnet. Cachelinjer som är markerade som Shared kan kastas och bli markerade som Invalid när som helst. Det sista tillståndet, Modified, markerar att en cachelinje har blivit ändrad av någon beräkning. Övergång till Modified är endast tillåtet om linjen tidigare var markerad som Exclusive. Om det istället var Shared måste de övriga cacheminnen som har datan sparad först markeras som Invalid så att gammal data inte används. Dessutom får inga fler läsningar av den relavanta minnesplatsen i primärminnet utföras innan den ändrade datan från cacheminnet har sparats tillbaka [1]. Det finns också ett flertal andra cache coherence protokoll.
4 Ett sådant är MSI protokollet som är ett enklare system som MESI är en utökning av. Skillnaden i stora drag är att MSI saknar ett Exclusive tillstånd. De resterande tre, Modified, Shared och Invalid fungerar likadant som i MESI. Nackdelen med att tillstånd Exclusive inte finns är att det ökar trafiken när man vill skriva till ett block som endast finns i en cache. Med MESI kan man enkelt övergå från Exclusive till Modified, men i MSI finns det endast Shared som alltid måste se till att inga andra cacheminnen har kvar gammal data. En annan utökning av MSI protkollet är MOSI. Modified, Shared, och Invalid fungerar här igen som i de tidigare nämnda protokollen men istället för ett Exclusive tillstånd finns det Owned. Om en cachelinje är markerad som Owned innebär det att datan den innehåller är den senaste och korrekta versionen av datan. Andra cacheminnen kan fortfarande ha den nuvarande eller äldre versioner av datan och vara markerade som Shared men endast en cachelinje med en viss data kan vara markerad som Owned i ett system, precis som Exclusive. Inkluderingen av Owned markören gör det möjligt att ha cachelinjer som är både Modified och Shared samtidigt. MOESI protokollet är sedan ett protkoll som använder alla de tidigare använda tillstånden och används bland annat av AMD64 arkitekturen [2].Fördelen med MOESI över tidigare protkoll är att efter en cachelinje har blivit modifierad behöver det inte sparas tillbaka till primärminnet innan det delas med de andra cacheminnena. Eftersom Owned markerar vilket som är det senast uppdaterade versionen av datan kan man skicka det till de andra cacheminnena och använda det. Uppdatering av primärminnet är fortfarande nödvändigt men med MOESI protokollet går det att skjuta upp. Dett finns även MERSI protkollet som används av PowerPC G4. Det fungerar som MESI men med ett femte tillstånd Recent. Cachelinjer markerade som Recent får inte användas av en processor och övergå till Modified innan processorn har begärt ägarskap över linjen vilket förhindrar andra kärnor eller processorer från att använda den. Ett protokoll som fungerar lite annorlunda är MESIF som används av Nehalem arkitekturen. MESIF är en variation av MESI som tillägger ett Forwarding tillstånd [3]. Om ett flertal cacheminnen innehåller samma data skulle de alla vara markerade som Shared om man använder sig av MESI protokollet. Med MESIF kommer alltid en utav dem istället vara markerad som Forwarding. MESIF vs. MESI Det innebär att den linjen har som uppgift att skickas till andra minnen som behöver data vid en läsningsbegäran. Detta är användbart då inte alla linjer markerade som Shared behöver besvara läsningsbegäranden [4]. Dessutom behöver enheten som utförde begärandet alltid bara behandla ett svar.
5 Referenser 1. oherence.pdf, hämtad hämtad hämtad Goodman JR, Hum, HHJ (2009). MESIF: A Two-Hop Cache Coherency Protocol for Point-to-Point Interconnects. Bilder:
MESI-Protokollet. Richard Elvhammar. Lund Universitet 4/12-16
MESI-Protokollet Richard Elvhammar Lund Universitet 4/12-16 Abstract För att ett system snabbt ska kunna hantera information så används, å sidan åt primärminnet och sekundärminnet, ett cacheminne. I modern
Rapport (1,5 HP) Lunds Universitet HT15
Rapport (1,5 HP) Lunds Universitet HT15 Cache-koherens protokoll i Intel Core i7 En rapport om cache-koherens och protokollet som används i Intel Core i7 processorer för att hålla minnet koherent Författare:
Cache-koherens protokoll MESI och MOSI
Handledare: Erik Larsson Lunds Tekniska Högskola HT2016 Cache-koherens protokoll MESI och MOSI Författare: Adnan Mohamed Abstrakt Cache koherens protokoll hanterar cacheminnet i ett multiprocessor system,
Improved-MOESI Cache koherens Protokoll
Improved-MOESI Cache koherens Protokoll Abstrakt I en multicore, flerkärninga processor med delat minne kan koherens problem förekomma. En lösning till detta är att implementera cache koherens protokoll.
MESI i Intel Core 2 Duo
MESI i Intel Core 2 Duo Sammanfattning Denna rapport beskriver en processor (Intel Core 2 Duo) vars cache coherence protokoll är MESI. Rapporten beskriver hur processorn är uppbyggd, hur många kärnor den
Cache coherence hos multicoreprocessorer
Cache coherence hos multicoreprocessorer Benjamin Holmqvist, EDT621 December 5, 2016 1 Contents 1 Inledning 3 2 Syfte 3 3 Cache Coherence 3 3.1 Implementering.......................... 4 3.2 Snoop baserade..........................
MESI-protokollets funktion i multiprocessorer
LUNDS TEKNISKA HÖGSKOLA CAMPUS HELSINGBORG MESI-protokollets funktion i multiprocessorer Jacob Petersson EDT621 Datorarkitekturer med Operativsystem 2016-HT Abstract Denna rapport syftar till att visa
Snapdragon 810: Cacheminnet
Snapdragon 810: Cacheminnet Daniel Eckerström dat14dec@student.lu.se Sammanfattnig Snapdragon 810 innehåller två olika processor arkitekturer, ARM Cortex-A53 samt Cortex-A57. Detta för att kunna på ett
En överblick på cachedesignen i Intels mikroarkitektur Nehalem
En överblick på cachedesignen i Intels mikroarkitektur Nehalem Tillsammans med utvecklingen av cacheminnen förekommer det även ett flertal problem med att styra och organisera data. Trots att det sker
Cacheminne i en Intel Core 2 Duo-processor
Peter Hesslow EDT621 Cacheminne i en Intel Core 2 Duo-processor Abstrakt Det finns många olika sätt att bygga upp ett datorminne på, och med en flerkärnig processor så blir alternativen ännu fler. Denna
SYNKRONISERING I EN SHARED MEMORY MULTIPROCESSOR
SYNKRONISERING I EN SHARED MEMORY MULTIPROCESSOR EN INBLICK I HUR INTERCONNECTION OCH NUMA FUNGERAR DEN 5 DECEMBER 2016 FÖRFATTARE: NIKLAS SCHLIKER Examinator: Erik Larsson Innehåll Abstrakt:... 2 1.1
Datorarkitekturer med Operativsystem
Lunds Tekniska Högskola Campus Helsingborg Datorarkitekturer med Operativsystem EDT621 Rapport Cacheminneshantering för ARM3-processorer 7 december 2015 Pierre Aupeix dat11pau@student.lu.se 1 Abstract
Emil Kristiansson Kurs: EDT621 Delmoment: Rapport. En introduktion till Smart cache
En introduktion till Smart cache 1 Sammanfattning Syftet med den här rapporten är att ge en introduktion till tekniken smart cache för läsaren. Smart cache är en teknik som låter de olika cacheminnena
Cacheminne i en AMD Opteron Processor
Handledare: Erik Larsson Lunds Tekniska Högskola HT15 Cacheminne i en AMD Opteron Processor En rapport om cacheminne och dess struktur, i en 12 kärnig AMD Opteron Magny-Cours processor. Författare: Hamza
Jämförelse av skrivtekniker till cacheminne
Jämförelse av skrivtekniker till cacheminne 1 Innehåll 1. Sammanfattning 2. Inledning 3. Diskussion 4. Referenslista 1. Sammanfattning En rapport innehållande jämförelser av olika skrivtekniker till minnen
Cacheprobe: programbibliotek för extrahering av cacheminnesparametrar
Cacheprobe: programbibliotek för extrahering av cacheminnesparametrar Gabriel Gerhardsson Cacheprobe p.1/38 Abstract Kan analytiskt ta reda på associativitet, line storlek och storlek på processorns cacheminnen
Schemaläggnings metoderna AMP & SMP i en Multiprocessor
EDT621 Datorarkitekturer med operativsystem 7,5 HP 2015-12-05 Schemaläggnings metoderna AMP & SMP i en Multiprocessor Författare: Simon Plato Sammanfattning Rapporten beskriver två schemaläggnings metoder.
Datorsystem. Tentamen 2011-10-29
Datorsystem Tentamen 2011-10-29 Instruktioner Samtliga svar skall vara motiverade och läsbara. Eventuella tabeller och beräkningar som används för att nå svaret ska också finnas med i lösningen. Ett svar
Cacheminne Intel Core i7
EDT621 Datorarkitekturer med operativsystem 7,5 hp 2015-12-07 Cacheminne i Intel Core i7 Författare: Adnan Karahmetovic Handledare: Erik Larsson Innehåll 1. Inledning... 1 1.1 Syfte... 1 1.2 Frågeställning...
En processor kan ha en klockfrekvens på flera GHz. Det går alltså a9 exekvera en instruk=on väldigt for, givet a9 instruk=onen finns i processorn.
1 2 En processor kan ha en klockfrekvens på flera GHz. Det går alltså a9 exekvera en instruk=on väldigt for, givet a9 instruk=onen finns i processorn. Instruk=onerna =ll programmet som exekveras finns
Datorhårdvaruteknik 1DV426 - Seminarie 1
Datorhårdvaruteknik 1DV426 - Seminarie 1 Marcus Wilhelmsson marcus.wilhelmsson@lnu.se 19 mars 2014 Introduktion Detta seminarie behandlar följande: 1. Processorer 2. Minne 3. Chipset 4. BIOS 5. Moderkort
Hyper-Threading i Intelprocessorer
Lunds Tekniska Högskola Campus Helsingborg DATORARKITEKTURER MED OPERATIVSYSTEM EITF60 RAPPORT Hyper-Threading i Intelprocessorer 4 december 2017 Rasmus Hanning IDA2 Sammanfattning Det har sedan den första
Datorsystem 2 CPU. Förra gången: Datorns historia Denna gång: Byggstenar i en dators arkitektur. Visning av Akka (för de som är intresserade)
Datorsystem 2 CPU Förra gången: Datorns historia Denna gång: Byggstenar i en dators arkitektur CPU Visning av Akka (för de som är intresserade) En dators arkitektur På en lägre nivå kan vi ha lite olika
Tentamen den 9 januari 2018 Datorarkitekturer med operativsystem (EITF60)
Lunds Universitet LTH Tentamen den 9 januari 2018 Datorarkitekturer med operativsystem (EITF60) Skrivtid: 08.00-13.00 Tillåtna hjälpmedel: Inga. Maximalt antal poäng: 50 poäng För betyg 3 krävs 20 poäng
Öka prestanda i Shared-Cache multi-core processorer
Öka prestanda i Shared-Cache multi-core processorer 1. Abstract Många processorer har nuförtiden flera kärnor. Det är även vanligt att dessa kärnor delar på högsta nivås cachen för att förbättra prestandan.
Lunds Tekniska Högskola Datorarkitektur med operativsystem EITF60. Superscalar vs VLIW. Cornelia Kloth IDA2. Inlämningsdatum:
Lunds Tekniska Högskola Datorarkitektur med operativsystem EITF60 Superscalar vs VLIW Cornelia Kloth IDA2 Inlämningsdatum: 2018-12-05 Abstract Rapporten handlar om två tekniker inom multiple issue processorer
Tentamen den 14 januari 2016 Datorarkitektur med operativsystem, EDT621
Lunds Universitet LTH Tentamen den 14 januari 2016 Datorarkitektur med operativsystem, EDT621 Skrivtid: 08.00-13.00 Tillåtna hjälpmedel: Inga. Maximalt antal poäng: 50 poäng För betyg 3 krävs 20 poäng
Tentamen den 18 mars svar Datorteknik, EIT070
Lunds Universitet LTH Tentamen den 18 mars 2015 - svar Datorteknik, EIT070 Skrivtid: 14.00-19.00 Tillåtna hjälpmedel: Inga. Maximalt antal poäng: 50 poäng För betyg 3 krävs 20 poäng För betyg 4 krävs 30
Pipelining i Intel 80486
Lunds Universitet Pipelining i Intel 80486 EITF60 Datorarkitekturer med operativsystem Martin Wiezell 2017-12-04 Abstract This paper gives a brief description of the instruction pipeline of the Intel 80486
Datorsystemteknik för E/D
Tentamen i kursen Datorsystemteknik (EDA330 för D och EDA370 för E) 19/8 2000 1(8) Tentamen i kursen Datorsystemteknik (EDA330 för D och EDA370 för E) Datorsystemteknik för E/D 19/8 2000 Tentamensdatum:
Uppgift 1: a) u= a c + a bc+ ab d +b cd
Uppgift 1: a) u= a c a bc ab d b cd b) a b c d u 0 0 0 0 1 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 0 1 0 0 1 0 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 0 0 0 1 1 0 0 1 0 1 0 1 0 1 1 0 1 1 0 1 1 0 0 0 1 1 0 1 0 1 1 1 0 0 1
Multi-ported cache En rapport om några lösningar till att få flera minnesaccesser simultant.
Multi-ported cache En rapport om några lösningar till att få flera minnesaccesser simultant. Sammanfattning När processorns klockhastighet ökar medför det en ökning av instruktioner vilket såklart ökar
Datorsystem. Tentamen 2011-10-29
Datorsystem Tentamen 20-0-29 Instruktioner Samtliga svar skall vara motiverade och läsbara. Eventuella tabeller och beräkningar som används för att nå svaret ska också finnas med i lösningen. Ett svar
Prestandapåverkan på databashanterare av flertrådiga processorer. Jesper Dahlgren
Prestandapåverkan på databashanterare av flertrådiga processorer av Sammanfattning Behandling av information bli vanligare i dagens samhälle och för att klara denna uppgiften används ofta en databashanterare
Tentamen den 17 mars 2016 Datorteknik, EIT070
Lunds Universitet LTH Tentamen den 17 mars 2016 Datorteknik, EIT070 Skrivtid: 14.00-19.00 Tillåtna hjälpmedel: Inga. Maximalt antal poäng: 50 poäng För betyg 3 krävs 20 poäng För betyg 4 krävs 30 poäng
SVAR TILL TENTAMEN I DATORSYSTEM, HT2013
Rahim Rahmani (rahim@dsv.su.se) Division of SAS Department of Computer and Systems Sciences Stockholm University SVAR TILL TENTAMEN I DATORSYSTEM, HT2013 Tentamensdatum: 2013-10-30 Tentamen består av totalt
Hantering av hazards i pipelines
Datorarkitektur med operativsystem Hantering av hazards i pipelines Lisa Arvidsson IDA2 Inlämningsdatum: 2018-12-05 Abstract En processor som använder pipelining kan exekvera ett flertal instruktioner
Datorhistorik. Föreläsning 3 Datorns hårdvara EDSAC. Eniac. I think there is a world market for maybe five computers. Thomas Watson, IBM, 1943
Datorhistorik Föreläsning 3 Datorhistorik Datorns uppbyggnad, komponenter Processor, primärminne, sekundärminne Minneshierarkier Inbyggda system, stora datorer I think there is a world market for maybe
Pipelining i Intel Pentium II
Pipelining i Intel Pentium II John Abdulnoor Lund Universitet 04/12/2017 Abstract För att en processor ska fungera måste alla komponenter inuti den samarbeta för att nå en acceptabel nivå av prestanda.
Datorarkitekturer med operativsystem ERIK LARSSON
Datorarkitekturer med operativsystem ERIK LARSSON Parallellberäkning Konstant behov av högre prestanda Prestanda har uppnåtts genom: Utveckling inom halvledarteknik Tekniker som:» Cacheminne» Flera bussar»
Komma över Memory wall med 3D stacked minne LTH Ingenjörshögskolan vid Campus Helsingborg Institutionen för datavetenskap
Komma över Memory wall med 3D stacked minne LTH Ingenjörshögskolan vid Campus Helsingborg Institutionen för datavetenskap Christofer Huynh IDA14 EDT621 Lärare: Erik Larsson Abstrakt Memory wall, något
Tentamen den 12 januari 2017 Datorarkitektur med operativsystem, EDT621
Lunds Universitet LTH Tentamen den 12 januari 2017 Datorarkitektur med operativsystem, EDT621 Skrivtid: 8.00-13.00 Inga tillåtna hjälpmedel Uppgifterna i tentamen ger maximalt 60 poäng. Uppgifterna är
Processor pipelining genom historien (Intel i9-intel i7)
Processor pipelining genom historien (Intel i9-intel i7) Besnik Redzepi Lunds Universitet Abstrakt/Sammanfattning Syftet med denna uppsats är att jämföra Intels nya generation processorer och deras pipelining.
Mer datorarkitektur. En titt I datorn Minnen
Mer datorarkitektur En titt I datorn Minnen von Neumann-modellen von Neumann-modellen CPU (Central Processing Unit) Styrenhet hämtar programinstruktioner ALU (Arithmetic and Logical Unit) utför beräkningar
Hannes Larsson - IDA 2, LTH Campus Helsingborg. NEC V R 4300i. Interlock-handling EDT621
Hannes Larsson - IDA 2, LTH Campus Helsingborg NEC V R 4300i Interlock-handling EDT621 Läsperiod 2, 2017 Innehållsförteckning s.2 - Förord s.2 - Inledning s.2 - NEC VR-4305 s.3 - Pipeline s.4 - Interlocks
Dugga 1 status 41 godkända 39 ej godkända ERIK LARSSON
Datorteknik Dugga 1 status 41 godkända 39 ej godkända ERIK LARSSON e.g. Harvard or Boston Home About Rankings Survey Universities GRUP Initiative Conference Study in China Advertise with Us Home>> Global
Hantering av begränsat antal skrivningar på Solid State diskar
LTH - LUNDS TEKNISKA HÖGSKOLA Hantering av begränsat antal skrivningar på Solid State diskar Filip Nilsson 2015-12-07 Sammanfattning På senare år har utvecklingen för SSD (Solid State Drive) enheter kommit
Utvecklingen från en 8 bitars till en 16 bitars mikroprocessor
Utvecklingen från en 8 bitars till en 16 bitars mikroprocessor Sammanfattning: Utvecklingen från processor till processor är inte lätt. Det finns många beslut som måste tas när det gäller kompatibilitet,
Datorteknik ERIK LARSSON
Datorteknik ERIK LARSSON Laborationer Gå bara på tillfällen där du är anmäld. Moment svarar mot 1.5hp, dvs 40 timmar arbete Schemalagd tid: 4*2 (lektioner)+4*4(laborationer)=20 timmar Material: Finns på
Datorsystem. Tentamen
Datorsystem Tentamen 2012-03-17 Instruktioner Samtliga svar skall vara motiverade och läsbara. Eventuella tabeller, illustrationer och beräkningar som används för att nå svaret ska också finnas med i lösningen.
Svar till tentamen den 16 december 2013 Datorarkitekturer med operativsystem, EDT621, 7,5 poäng
Lunds Universitet LTH Ingenjörshögskolan, Helsingborg Svar till tentamen den 16 december 2013 Datorarkitekturer med operativsystem, EDT621, 7,5 poäng Skrivtid: 08.00-13.00 Tillåtna hjälpmedel: Inga. Maximalt
Parallellism i NVIDIAs Fermi GPU
Parallellism i NVIDIAs Fermi GPU Thien Lai Phu IDA2 Abstract This report investigates what kind of computer architecture, based on Flynn s taxonomy, is used on NVIDIAs Fermi-based GPU to achieve parallellism
Hyper Threading Intels implementation av SMT. Datorarkitekturer med operativsystem - EITF60. Felix Danielsson IDA2
Hyper Threading Intels implementation av SMT Datorarkitekturer med operativsystem - EITF60 Felix Danielsson IDA2 Sammanfattning Simultaneous multithreading (SMT) är en teknik som används i processorer
Att köpa ny dator SeniorNet Lidingö Februari-2019
Att köpa ny dator SeniorNet Lidingö Februari-2019 Att köpa ny dator Kompakt bordsdator Stationär dator Allt-i-ett-dator Laptop Hybrid (laptop/surfplatta) Agenda Att tänka på innan du köper dator Faktorer
Minnet från processorns sida Datorteknik
Minnet från processorns sida Datorteknik ERIK LARSSON Processorn ger kommandon/instruktioner med en adress och förväntar sig data. Exempel: READ(ADR) -> DATA Fysisk adress Logisk adress READ 00001000 READ
Schemaläggningsmetodik för multi-core inom Windows 7 OS Vad är scheduling och hur schemalägger Windows OS sina processer?
LUNDS TEKNISKA HÖGSKOLA Schemaläggningsmetodik för multi-core inom Windows 7 OS Vad är scheduling och hur schemalägger Windows OS sina processer? 2015-12-07 1. Inledning Det är ett faktum idag att multi-core
TSEA28 Datorteknik Y (och U)
TSEA8 Datorteknik Y (och U) Föreläsning Kent Palmkvi, ISY TSEA8 Datorteknik Y (och U), föreläsning, Kent Palmkvi 7-4- Dagens föreläsning Latens/genomrömning Minneyper Läsminne (ROM) Läs och skriv minnen
Föreläsningsanteckningar 5. Cacheminnen
Föreläsningsanteckningar 5. Cacheminnen Olle Seger 2012 Anders Nilsson 2016 1 Inledning Bakgrunden till att cacheminnen behövs för nästan alla datorer är enkel. Vi kan kallt räkna med att processorn är
TSEA28 Datorteknik Y (och U)
TSEA8 Datorteknik Y (och U), föreläsning, Kent Palmkvist 8-4-6 TSEA8 Datorteknik Y (och U) Föreläsning Kent Palmkvist, ISY Praktiska kommentarer Laboration 4 tips Sorteringsalgoritm använder A > B i flödesschemat
Exempeltentamen Datorteknik, EIT070,
Lunds Universitet LTH Exempeltentamen Datorteknik, EIT070, Skrivtid: xx.00-xx.00 Tillåtna hjälpmedel: Inga. Maximalt antal poäng: 50 poäng För betyg 3 krävs 20 poäng För betyg 4 krävs 30 poäng För betyg
Aktivitetsschemaläggning för flerkärninga processorer
Lunds Tekniska Högskola Datorarkitekturer med Operativsystem EDT621 Aktivitetsschemaläggning för flerkärninga processorer Tobias Lilja 5 december 2016 Innehåll 1 Inledning 3 1.1 Syfte................................
LUNDS UNIVERSITET. Parallell exekvering av Float32 och INT32 operationer
LUNDS UNIVERSITET Parallell exekvering av Float32 och INT32 operationer Samuel Molin Kursansvarig: Erik Larsson Datum 2018-12-05 Referat Grafikkort utför många liknande instruktioner parallellt då typiska
DIG IN TO Administration av nätverk- och serverutrustning
DIG IN TO Administration av nätverk- och serverutrustning CCNA 1 1.- CISCO 2.- Router 3.- IOS 4.- Grundkonfigurationer 5.- Routing och Ethernet 5a.- Statisk routing 5b.- Route summarization i classful
SVAR TILL TENTAMEN I DATORSYSTEM, VT2013
Rahim Rahmani (rahim@dsv.su.se) Division of ACT Department of Computer and Systems Sciences Stockholm University SVAR TILL TENTAMEN I DATORSYSTEM, VT2013 Tentamensdatum: 2013-03-21 Tentamen består av totalt
En Von Neumann-arkitektur ( Von Neumann-principen i föreläsning 1) innebär:
Lösningsförslag för 725G45-tentan 3/11-10 1. Vad menas med Von Neumann-arkitektur? (2p) En Von Neumann-arkitektur ( Von Neumann-principen i föreläsning 1) innebär: Data och instruktioner lagras i samma
Fö 8: Operativsystem II. Minneshantering. Minneshantering (1) Minneshantering (2) Minneshantering och Virtuelltminne.
Fö 8: Operativsystem II Minneshantering och Virtuelltminne. Virtuella I/O enheter och Filsystemet. Flerprocessorsystem. Minneshantering Uniprogrammering: Minnet delas mellan operativsystem och användarprogrammet.
Skärmbilden i Netscape Navigator
Extratexter till kapitel Internet Skärmbilden i Netscape Navigator Netscape är uppbyggt på liknande sätt som i de flesta program. Under menyraden, tillsammans med verktygsfältet finns ett adressfält. I
DIG IN TO Administration av nätverk- och serverutrustning
DIG IN TO Administration av nätverk- och serverutrustning CCNA 1 1.- CISCO 2.- Router 3.- IOS 4.- Grundkonfigurationer 5.- Routing och Ethernet 5a.- Statisk routing 5b.- Route summarization i classful
Nätverksteknik A - Introduktion till Routing
Föreläsning 8 Nätverksteknik A - Introduktion till Routing Lennart Franked Information och Kommunikationssystem (IKS) Mittuniversitetet 2014-12-02 Lennart Franked (MIUN IKS) Nätverksteknik A - Introduktion
Datorsystem. Exempeltentamen 2011-10-18
Datorsystem Exempeltentamen 2011-10-18 Instruktioner Samtliga svar skall vara motiverade och läsbara. Eventuella tabeller och beräkningar som används för att nå svaret ska också finnas med i lösningen.
Moderkortet Persondatorer Moderkortet Innehåll
Moderkortet Innehåll Allmänt...2 Formfaktorer...2 CPU-sockeln...3 Minnessocklarna...4 Hårddiskanslutningarna...5 Instickskortplatser...6 Externa anslutningar...7 Uppgifter...8 1 Allmänt Moderkortet är
Prestandamätning av RAID-lösningar
Linnéuniversitetet Projektrapport Grundläggande Operativsystem 1DV415 Prestandamätning av RAID-lösningar Rasmus Kroon, Victor Hedlund, Erik Johansson 9 januari 2014 Sammanfattning Vi har utfört ett experiment
Digitala System: Datorteknik ERIK LARSSON
Digitala System: Datorteknik ERIK LARSSON Översikt Minnets komponenter Minneshierarkin Cacheminne Paging Virtuellt minne Minnets komponenter Enhet för indata Primärminne (CPU) Enhet för utdata Sekundärminne
ETS052 Internet Routing. Jens A Andersson
ETS052 Internet Routing Jens A Andersson Läsanvisning Kihl & Andersson: Kap 8, 9.3 9.4 Stallings: Kap 19.1 & 19.2 Forouzan 5th ed Kap 20.1 20.3, 21.1 21.2 Routing Routing-konceptet Unicast Routing Multicast
ETS052 Internet Routing. Jens A Andersson
ETS052 Internet Routing Jens A Andersson Routing Routing-konceptet Unicast Routing Multicast Routing (en kort översikt) Läsanvisning: Kapitel 8 Nätverkslagret /Lager 3 Olika länkprotokoll! Datagram och
DIG IN TO Administration av nätverk- och serverutrustning
DIG IN TO Administration av nätverk- och serverutrustning CCNA 1 1.- CISCO 2.- Router 3.- IOS 4.- Grundkonfigurationer 5.- Routing - Ethernet 6.- Dynamisk routing 7.- Distansvektor routingprotokoll Agenda
KURSMÅL WINDOWS STARTA KURSEN
KURSMÅL WINDOWS Detta är en introduktionskurs för dig som är nybörjare. Du kommer att få bekanta dig med datorns viktigaste delar och lära dig grunderna i operativsystemet Windows, vilket är en förutsättning
SIMKORTLÄSARE BRUKSANVISNING
SIMKORTLÄSARE BRUKSANVISNING Avsedd användning Den här produkten läser och lagrar information från upp till fyra simkort. Informationen kan sedan skyddas med hjälp av lösenord. Den har också en backupfunktion
Hur det går att minska effektutvecklingen i en processor genom att ändra pipeline
Hur det går att minska effektutvecklingen i en processor genom att ändra pipeline Linda Wapner HT2018 EITF60 Sammanfattning Effektutvecklingen i en processor har länge ökat genom att klockfrekvensen för
Minnets komponenter. Digitala System: Datorteknik. Programexekvering. Programexekvering. Enhet för utdata. Enhet för indata CPU.
Digitala System: Datorteknik Minnets komponenter ERIK LARSSON Enhet för indata CPU Enhet för utdata Sekundärminne Programexekvering Program i högnivåspråk.. Z:=(Y+X)*3. Kompilator Exekverbart program i
DEC Alpha instruktions Arkitektur
DEC Alpha instruktions Arkitektur David Ekberg December 4, 2017 Innehållsförteckning 1 Sammanfattning...3 2 Bakgrund...3 3 Syfte...3 4 Pipeline...4 4.1 Datatyper...4 4.2 Instruktions arkitektur...5 5 Slutsats...6
SGH-A400 WAP Browser Användarhandbok
* Vissa innehåll i denna handbok kan skilja sig från din telefon beroende på mjukvaran som installerats eller din operatör. SGH-A400 WAP Browser Användarhandbok ELECTRONICS Behöver du hjälp eller har frågor,
DIG IN TO Administration av nätverk- och serverutrustning
DIG IN TO Administration av nätverk- och serverutrustning CCNA 1 1.- CISCO 2.- Router 3.- IOS 4.- Grundkonfigurationer 5.- Routing och Ethernet 5a.- Classful, classless och route summarization 6.- Dynamisk
Agenda. Syfte med datorbygge Datorns delar. Datorbygge. Moderkort Processor Minne och hårddisk Instickskort Övrigt
Datorbygge Agenda Syfte med datorbygge Datorns delar Moderkort Processor Minne och hårddisk Instickskort Övrigt Datorbygge Syfte med datorbygge Att alla ska ha byggt ihop en dator eftersom många tror att
Superscalar Bra: Hårdvaran löser allt: Hårdvara detekterar poten6ell parallellism av instruk6oner Hårdvara försöker starta exekvering (issue) av så
1 Superscalar Bra: Hårdvaran löser allt: Hårdvara detekterar poten6ell parallellism av instruk6oner Hårdvara försöker starta exekvering (issue) av så många instruk6oner som möjligt parallellt Hårdvara
PSTYR OBS! Om du ska installera på en dator med Microsoft Windows XP så måste servicepack 3 vara installerad.
Installationsanvisningar PSTYR 5.x Det finns två installationsfiler för PSTYR 5.x, en patch och en fullständig installation. Dessa två installationer är avsedda att installeras i skogsmaskinerna, inte
3) Routern kontrollerar nu om destinationen återfinns i Routingtabellen av för att se om det finns en väg (route) till denna remote ost.
Routingprocessen Vid kommunikation mellan datorer måste de känna till var och hur de skall skicka paketen, om de datorer som ska kommunicera ligger på samma IP-nät är det ju inget problem. Men är det så
Toshiba och Intel Centrino Duo mobile teknologi för professionella användare
Toshiba och Intel Centrino Duo mobile teknologi för professionella användare I dagens affärsvärld är den bärbara datorn det främsta mobila verktyget för produktivitet och kommunikation. Detta verktyg har
Rensa cache-minnet hos din webbläsare
Rensa din dators cache-minne Helst ett par tre gånger i veckan. Annars är risken stor att informationen du får är inaktuell eller att du missar ny och väsentlig information. På de följande fyra sidorna
Rättningstiden är i normalfall 15 arbetsdagar och resultat anslås sedan i Ladok inom en vecka (under förutsättning att inget oförutsett inträffar).
Nätverk II / Routing- och switchteknik Provmoment: Ladokkod: Tentamen ges för: Tentamen 41F01C ITEK16 7,5 högskolepoäng Namn: (Ifylles av student) Personnummer: (Ifylles av student) Tentamensdatum: 2017-05-29
Introduktion - LAN Design och switching concepts Basic Switch Concepts and Configuration Frågor? Referenser. Nätverksteknik 2
DT113G - Nätverksteknik 2, 7,5 hp Nätverksteknik 2 Lennart Franked email:lennart.franked@miun.se Tel:060-148683 Informationsteknologi och medier / Informations- och Kommunikationssystem (ITM/IKS) Mittuniversitetet
Tentamen ID1004 Objektorienterad programmering October 29, 2013
Tentamen för ID1004 Objektorienterad programmering (vilande kurs), 29 oktober 2013, 9-13 Denna tentamen examinerar 3.5 högskolepoäng av kursen. Inga hjälpmedel är tillåtna. Tentamen består av tre sektioner.
Riktlinjer för elektroniska utlämnanden
I N me LINKÖPINGS O W UNIVERSITET 160929 DNR LIU-2016-01952 1(5) Riktlinjer för elektroniska utlämnanden 1 Riktlinjernas tillämpningsområde Dessa riktlinjer gäller vid utlämnanden av handlingar i elektronisk
Program som ska exekveras ligger i primärminnet. Processorn hämtar instruk7on för instruk7on. Varje instruk7on, som är e= antal 1:or och 0:or, tolkas
1 2 Program som ska exekveras ligger i primärminnet. Processorn hämtar instruk7on för instruk7on. Varje instruk7on, som är e= antal 1:or och 0:or, tolkas och instruk7onen exekveras. 3 4 Program kan beskrivas
PARALLELLISERING AV ALGORITMER PROCESSORER FÖR FLERKÄRNIGA
PARALLELLISERING AV ALGORITMER FÖR FLERKÄRNIGA PROCESSORER 870928 3017 Johan Gustafsson 870303 4952 Gustaf David Hallberg 880525 8210 Per Hallgren 801117 0597 Wuilbert Lopez 1/7 Innehållsförteckning Table
Datorsystemteknik DVGA03 Föreläsning 8
Datorsystemteknik DVGA03 Föreläsning 8 Processorns uppbyggnad Pipelining Större delen av materialet framtaget av :Jan Eric Larsson, Mats Brorsson och Mirec Novak IT-inst LTH Innehåll Repetition av instruktionsformat
1. BESKRIVNING 2. HANDLEDNING. 2.1. Förberedelser
2003-05-22 Sida 1 (6) 1. BESKRIVNING Mallar för anläggningsspecifikationer finns för såväl fasta som mobila anläggningar. Mallarna syftar till att skapa enhetlighet i specifikationernas utformning och
Program kan beskrivas på olika abstrak3onsnivåer. Högnivåprogram: läsbart (för människor), hög abstrak3onsnivå, enkelt a> porta (fly>a 3ll en annan ar
1 Program kan beskrivas på olika abstrak3onsnivåer. Högnivåprogram: läsbart (för människor), hög abstrak3onsnivå, enkelt a> porta (fly>a 3ll en annan arkitektur), hårdvara osynlig Assembly- och maskinprogram:
IPv6 Jonas Aronsson 3TEa
IPv6 Jonas Aronsson 3TEa IPv6 IPv6, sjätte generationens Internetprotokoll, det nya sättet att adressera och överföra data i nätverk. Vad lite mer exakt är detta? Det tänkte jag nu gå igenom i två steg.
Diskprestanda Tester
Linnéuniversitetet Projektrapport Grundläggande Operativsystem 1DV415 Diskprestanda Tester Matteus Gilis, Linus Fogelström 9 januari 2014 Sammanfattning Vi ville utföra läs och skrivhastighets tester mellan