Datorarkitekturer med operativsystem ERIK LARSSON

Transkript

1 Datorarkitekturer med operativsystem ERIK LARSSON

2 Semantic gap Alltmer avancerade programmeringsspråk tas fram för att göra programvaruutveckling mer kraftfull Dessa programmeringsspråk (Ada, C++, Java) ger högre abstraktionsnivå, konsistens och kraft Det semantiska gapet ökar (högnivåspråk-maskinspråk) Abstraktionsnivå Högnivåspråk Maskinspråk Semantiskt gap

3 Semantic gap Problem: Hur ska högnivåspråk kompileras och exekveras effektivt i en processorarkitektur Två alternativ: CISC (Complex Instruction Set Computers): utveckla komplex arkitektur med många instruktioner och många adresseringsmöjligheter; ta med instruktioner som liknas högnivåinstruktioner. RISC (Reduced Instruction Set Computers): förenkla instruktionsuppsättningen och anpassa den till de verkliga kraven ett applikationsprogram har

4 X86 - instruktioner

5 Utvärdering av applikationsprogram Många studier har gjorts för att ta fram karaktärsdrag av maskinkod som genererats från högnivåspråk Intressanta aspekter: Hur ofta används varje instruktion? Hur används operander? Och hur ofta? Hur mycket används hopp, loopar, anrop till procedurer/ funktioner/subrutiner?

6 Utvärdering av applikationsprogram Typ Instruktioner i högnivåspråk (%) Instruktioner i maskinspråk (%) Minnesreferenser (%) Pascal C Pascal C Pascal C Tilldelning Loop Call Villkor (if) Andra Många tilldelningar i högnivåspråk men dessa ger få instruktioner i maskinspråk och relativt få minnesreferenser Relativt få loopar men looparna resulterar i många maskininstruktioner och många minnesreferenser

7 Utvärdering av applikationsprogram Typ Instruktioner i högnivåspråk (%) Instruktioner i maskinspråk (%) Minnesreferenser (%) Pascal C Pascal C Pascal C Tilldelning Loop Call Villkor (if) Andra Få CALL (anrop till funktioner/ procedurer/subrutiner) men de ger många instruktioner i maskinspråk och relativt många minnesreferenser Relativt många villkor med de ger relativt få maskininstruktioner och relativt få minnesreferenser

8 Utvärdering av applikationsprogram Fördelning av maskininstruktioner (frekvens av användande): Flytta data (move): ~33% Villkorliga hopp: ~20% ALU operationer: ~16% Adressering Komplexa adressering: ~18% (memory indirect, indexed+indirect, displacement+indexed, stack) Enkel adressering: vanligast (adress kan beräknas i en klockcykel, register, register indirekt, displacement)

9 Utvärdering av applikationsprogram Typer av operander 74-80% av operander är skalärer (heltal, flyttal, tecken, etc), vilka kan lagras i register (icke-skalär, t ex array) Resterande (20-26%) är arrayer; 90% är globala variabler 80% av skalärer är lokala variabler Slutsats: Lagring i register

10 Utvärdering av applikationsprogram Trots att endast 10-15% av högnivå instruktionerna var funktion/procedure/ subrutin anrop, så svarar dessa CALL och RETURN instruktioner för: 31-43% av maskininstruktionerna 44-45% av minnesreferenserna För procedurer: Endast 1.25% har fler än 6 parametrar Endast 6.7% har fler än 6 lokala variabler Antal nästlingar är ofta få (korta) och mycket sällan längre än 6 int x, y; float z; void proc3(int a, int b, int c) { } void proc2(int k) { int j, q; proc3(j, 5, q); } void proc1() { int i; proc2(i); } main () { proc1(); }

11 Utvärdering av applikationsprogram - sammanfattning En stor del av de instruktioner som exekveras är enkla ALU och flytt av data Vanligt att använda enkla adresserings möjligheter Relativt mycket operand adressering; i medel refererar varje instruktion 1.9 operander Många av operanderna som refereras är skalärer (enkla tal inte vektorer) Skalärer lagras enkelt i register Optimering av CALL-anrop skulle kunna förbättra prestanda Givet ovan, påbörjades utvecklingen av Reduced Instruction Set Computers (RISC) (Patterson, D och Hennessy, J)

12 Karaktärsdrag hos RISC processorer Enkla och få instruktioner Enkla och få adresseringsmöjligheter Fixt (fast) instruktionsformat Stort antal register Load-and-store architecture

13 Karaktärsdrag hos RISC processorer Målet med enkla och få instruktioner är att kunna exekvera snabbare. De flesta instruktion exekveras i en enda maskincykel (efter fetch och decode) Pipeline (utan minnesreferenser): FI DI EI Med enkla och få instruktioner, blir kontrollenheten enklare.

14 Karaktärsdrag hos RISC processorer Ett litet exempel: Antag ett program med 80% enkla instruktioner och 20% komplexa instruktioner som exekveras på en CISC och en RISC CISC: enkla instruktioner tar 4 klockcykler medan komplexa instruktioner tar 8 klockcykler. Antag klockcykel tid på 100 ns (10-7 s) RISC: enkla instruktioner 1 klockcykel medan komplexa instruktioner implementeras som en sekvens av enkla. Antag att det tar i genomsnitt 14 instruktioner för en komplex instruktion. Antag klockcykel tid på 75 ns (0.75*10-7 ). Hur lång tid tar det att exekvera instruktioner? CISC: (10 6 *0.80* *0.20*8)*10-7 =0.48s RISC: ( 10 6 *0.80* *0.20*14)*0.75*10-7 =0.27s

15 Karaktärsdrag hos RISC processorer Load-and-store architecture: Endast LOAD och STORE instruktioner refererar data i minnet (primärminnet). Pipeline vid minnesreferenser: FI DI CA TR CA: Compute adress, TR: Transfer

16 Karaktärsdrag hos RISC processorer Instruktioner använder få adresseringsmöjligheter: Typiskt: register, direkt, register indirekt, displacement Instruktioner har fixt (fast) längd och uniformt format Detta förenklar och snabbar upp laddning och avkodning. Processorn behöver inte vänta på att hela instruktionen är laddad innan avkodning kan påbörjas Uniformt format, dvs opcode och adressfält är placerat på samma position för olika instruktioner, gör att avkodning förenklas.

17 Karaktärsdrag hos RISC processorer Stort antal register Register kan användas för att lagra variabler och för mellanlagring resultat. Det minskar behov av att använda upprepade load och store med primärminnet. Alla lokala variabler från CALL/RETURN strukturer (anrop till funktioner, procedurer, subrutiner) kan lagras i register. Vad händer vid anrop till funktioner och procedurer? Register innehåll måste sparas, parametrar ska föras över, återhopps adresser ska sparas. Relativt mycket minnes access, vilket tar mycket tid. Med många register, kan nya register allokeras vid anrop

18 Hopp till subrutiner (och funktioner) Trots att endast 10-15% av högnivå instruktionerna var funktion/ procedure/subrutin anrop, så svarar dessa CALL och RETURN instruktioner för: 31-43% av maskininstruktionerna 44-45% av minnesreferenserna För procedurer: Endast 1.25% har fler än 6 parametrar Endast 6.7% har fler än 6 lokala variabler Antal nästlingar är ofta få (korta) och mycket sällan längre än 6 Med register minskar (tar bort) minnes accesser och relativt lite parameteröverföring och få nästlingar Stort antal register är typiskt för RISC därför att kiselytan som ofta är relativt fix inte innehåller komplex logik

19 Hopp till subrutiner (och funktioner) Problem instruktion 1 call proc A instruktion 3 instruktion 4 call proc A instruktion 6 Hopp till subrutin Återhopp Parameteröverföring Nästlade subrutinanrop proca: instruktion 11 call proc B instruktion 13 return procb: Instruktion 21 Instruktion 22 return instruktion 1 instruktion 11 //Proc A Instruktion 21 //Proc B Instruktion 22 instruktion 13 //Proc A instruktion 3 instruktion 4 instruktion 11 //Proc A Instruktion 21 //Proc B Instruktion 22 instruktion 13 //Proc A instruktion 6

20 Register eller stack Använd ett antal register för att spara återhoppsadress (och för parameteröverföring) Fördel: snabbt. Nackdel: register behövs Stack Reservera en del av minnet Fördel: stort. Nackdel: långsamt (jmf register) Är en kö som fungerar enligt Last-In First-Out» Två operationer: Lägg in element i kö: Push Ta fram element från kö: Pop

21 Hopp till subrutiner (och funktioner) Push 10 (tid 2) Push 10 (tid 6) Push 2 (tid 1) instruktion 1 call proc A instruktion 3 instruktion 4 call proc A instruktion 6 Push 5 (tid 5) proca: instruktion 11 call proc B instruktion 13 return Pop (tid 4) ger procb: Instruktion 21 Instruktion 22 return Pop (tid 3) ger Pop (tid 8) Ger Pop (tid 7) ger

22 Hopp till subrutiner (och funktioner) R 0 Alla register R N Level i Register window In Local Out CWP: Current Window Pointer Level i+1 Level i+2 CWP CWP In Local Out In Local Out instruktion 1 call proc A instruktion 3 instruktion 4 call proc A instruktion 6 proca: instruktion 11 call proc B instruktion 13 return procb: Instruktion 21 Instruktion 22 return CWP

23 Delayed load problem LOAD och STORE instruktioner refererar data i minnet (primärminnet). Alla andra instruktioner opererar enbart på register (register-till-register instruktioner). LOAD och STORE instruktioner hinner inte bli exekverade på en klockcykel. LOAD R1, X ADD R2, R1 ADD R4, R3 FI DI CA TR FI DI EI FI DI EI Här är R1 tillgängligt

24 Delayed load problem Två alternativ: Hårdvaran gör delay (stall) av instruktioner som följer efter LOAD Kompilatorn ändrar ordningen genom delayed load (jämför med delayed branching) Med delayed load exekveras alltid instruktionen som följer en LOAD instruktion (inget stall). Det är programmerarens (kompilatorns) ansvar att se till att instruktionen direkt efter LOAD inte behöver just det värde som laddas.

25 Delayed load problem Om programmet är: LOAD R1, X ADD R2, R1 ADD R4, R3 SUB R2, R4 Genererar kompilatorn: LOAD R1, X ADD R4, R3 ADD R2, R1 SUB R2, R4 FI DI CA TR FI DI EI FI DI EI FI DI CA TR FI DI EI FI DI EI FI DI EI FI DI EI Här är R1 tillgängligt Här används R1 Här är R1 tillgängligt Här används R1

26 Delayed load problem Om programmet är: LOAD R1, X ADD R2, R1 ADD R4, R2 SUB R4, X Genererar kompilatorn: LOAD R1, X NOP ADD R2, R1 ADD R4, R2 STORE R4, X FI DI CA TR FI DI EI FI DI EI FI DI CA TR FI DI EI FI DI EI FI DI EI FI DI EI Här är R1 tillgängligt Här används R1 Här är R1 tillgängligt Om kompilatorn inte hittar en instruktion, tas en NOP (no operation) instruktion Här används R1 FI DI CA TR

27 RISC eller CISC? Ett entydigt svar är svårt att ge Flera prestanda jämförelser (benchmarking) visar att RISC exekverar snabbare än CISC Men, det är svårt att identifiera vilket karaktärsdrag som är avgörande. Det är svårt att jämföra; t ex olika halvledartekniker, kompilatorer Ett argument för CISC: Den enklare RISC konstruktionen gör att program behöver mer minne (fler instruktioner) jämfört med samma program för en CISC processor Processorer av idag använder sig ofta av lite RISC och lite CISC

28 Några exempel CISC VAX 11/780 Nr. of instructions: 303 Instruction size: 2 57 bytes Instruction format: not fixed Addressing modes: 22 Number of general purpose registers: 16 Pentium Nr. of instructions: 235 Instruction size: 1 11 bytes Instruction format: not fixed Addressing modes: 11 Number of general purpose registers: 8 (32-bitar mode), 16 (64-bitar mode)

29 Några exempel RISC Sun SPARC Nr. of instructions: 52 Instruction size: 4 bytes Instruction format: fixed Addressing modes: 2 Number of general purpose registers: up to 520 PowerPC Nr. of instructions: 206 Instruction size: 4 bytes Instruction format: not fixed (but small differences) Addressing modes: 2 Number of general purpose registers: 32

30 Några exempel ARM (Advanced RISC Machine och Acorn RISC Machine) Antal instruktioner (standard set): 122 Instruktions storlek: 4 (standard), 2 (Thumb) byte Instruktions format: fixerat (olika mellan standard och Thumb) Adresserings modes: 3 Antal general purpose register: 27 (16 kan användas samtidigt) Dagens ARM processorer kan exekvera både standard set (32 bitars instruktioner och 16 bitars Thumb instruktions set. Thumb består av en delmängd av 32-bitars setet, kodat som 16-bitars instruktioner).

31 Sammanfattning Både RISC och CISC försöker lösa samma problem minska det semantiska gapet. CISC alternativet innebär att instruktioner görs alltmer komplexa RISC alternativet innebär att göra instruktionerna enklare Viktiga kännetecken för RISC arkitekturer är: Få och enkla instruktioner Få adresserings möjligheter Load-store arkitektur Instruktioner har fix längd och format Många register är tillgängliga Viktigt för RISC utveckling är att maximera effektiviteten i pipelines En processorer av idag använder sig ofta av lite RISC och lite CISC kännetecken

32 Arkitekturer PowerPC oberoende exekverings enheter:» 1 branch execution unit» 1 load/store unit» 3 integer units» 1 flyttals enhet In-order issue PowerPC 620 Som PowerPC604 men out-of-order issue

33 Arkitekturer Pentium 3 oberoende exekverings enheter» 2 heltals enheter» 1 flyttals enhet In-order issue (2 instruktioner per klockcykel) Pentium II till 4 Som Pentium men med out-of-order exekvering 5-7 oberoende exekverings enheter

34 Effektförbrukning Komplexitet pga dynamisk schemaläggning och spekulering kräver mer effekt Multipla kärnor (cores) kan vara bättre Microprocessor Year Clock Rate Pipeline Stages Issue width Out-of-order/ Speculation Cores i MHz 5 1 No 1 5W Power Pentium MHz 5 2 No 1 10W Pentium Pro MHz 10 3 Yes 1 29W P4 Willamette MHz 22 3 Yes 1 75W P4 Prescott MHz 31 3 Yes 1 103W Core MHz 14 4 Yes 2 75W UltraSparc III MHz 14 4 No 1 90W UltraSparc T MHz 6 1 No 8 70W

35 Sammanfattning Typiskt för superscalar architectures är: Flera pipelines som verkar parallellt; Out-of-order issue&out-of-order completion; Register renaming. Alla teknikerna syftar till att öka prestandan.

36