Bengt Magnhagen CTH/E-65. Ingenjörshögskolan i Jönköping AB

Transkript

1 Bengt Magnhagen CTH/E-65 Ingenjörshögskolan i Jönköping AB

2 Innehåll Forskningsprojekt Testets grundbegrepp grundbegrepp Testgenerering Design för testbarhet (DFT) 1. Ad-Hoc 2. Strukturerat 3. Boundary Scan 4. Självtest System On Chip 2

3 Forskningsprojekt STES Projekt STES, Self Test in Embedded Systems. Det finns enbart ett FoU projekt inom TEST i Sverige. Sverige. LiU arbetar på system- och funktionsnivå. HJ arbetar på realiseringsnivå, speciellt MCM-teknik. teknik. CTH arbetar på sub-mikronivå (finstrukturer i ASIC). ASIC). 3

4 Testets TEST? grundbegrepp Vad är test? Vad är testets mål? Vad är testets problem? Vad är testbar elektronik? Vad är design för testbarhet? 4

5 Test är kontroll av funktioner och egenskaper hos ett objekt, som kan vara ett elektroniskt system, sub-system eller apparat. Test är också verifiering och validering av funktioner och egenskaper, mot en (krav)specifikation. Dagens elektronik innehåller även programvara, som dock testas enligt andra metoder. 5

6 Volt Specifikt mätvärde Toleransområde vid analog test Tid 6

7 Vad är testets mål? Detektera felaktigt uppförande hos produkt. Isolera defekter för att minimera reparationskostnaderna. Identifiera systematiska tillverkningsfel. 7

8 En Handsfree ska tillverkas i exemplar Elektroniken beräknas kosta 200:-/styck Kortare utvecklingstid, 2 veckor, :- sparas 2% bättre yield, dvs producerbarhet, :- sparas Bättre testbarhet, 2 minuter, :- sparas Billigare komponenter och totallösning, 1 MSEK sparas Utveckla producerbar, billig och testbar elektronik så kan Du ta bra betalt (1 200:-/h) 8

9 Livscykelanalys HW debug SW debug Leverans Arkitektur Designfas Produktion Sluttest Fältservice 9

10 Funktionstest eller Strukturtest? Funktionstest innebär att enbart funktioner och signaler signaler på in- och utgångar kontrolleras. Funktionstest ger låg felupplösning och användes lämpligen vid test på systemnivå. Strukturtest innebär att inre förbindelser testas. Strukturtest ger hög felupplösning och har stöd från kopplingsschemat vid utformning av test. I praktiken kompletterar teknikerna varandra. 10

11 Tillverknings-defekter 11

12 Kontrollera testets kostnader Ökande komplexitet och kvalitetskrav mm. ger extremt höga kostnader för testet. Testkostnad kan bli >50% av produktionskostnad!? 12

13 Vad är testets problem? 13

14 Testets omfattning Bestäms av : Förväntat felutfall Tid till förfogande för att genomföra testet Konsekvenser, om felen ej upptäcks 14

15 486 MCM-dator för JAS 39 Gripen 15

16 Tid för fullständig test (10Mhz) (10Mhz) Combinatorial net seconds 1.. Combinatorial net years Sequential net 50 states Miljon years 16

17 Testsystem (ATE) (ekvivalenscheck) Testprogram Testobjekt (UUT) Put... Get... Stimuli Förväntat svar Uppmätt svar Förväntat svar lagras i i dator Testvektor = Stimuli + Förväntat svar =1 Jämförare 1=OK 0=Ej OK 17

18 Vad är testbarhet? En funktion av - Styrbarhet och - Observerbarhet Styrbarhet = hur väl man från primära ingångar kan styra tillstånd i interna noder Observerbarhet = hur väl man på primära utgångar kan avläsa tillstånd i interna noder 18

19 Felmodeller, digitala digitala 1 + Internt avbrott 7 Externt avbrott 6 Felmodeller (digitala) låsning (1,2) kortslutning (3,4,5) avbrott (6,7) & & 19

20 Generering av test, ATPG (ekvivalens kvivalens-check) a b & Lägg testmönster på ingångarna a, b och c så att, om felet finns, värdet på F(elaktig) skiljer sig från värdet på G(od) Felfri=God c > G(od)=a*b+c G(XOR)F=1 omm olika Ett testmönster kan detektera mer än ett fel a b c Felaktig & > F = c 20

21 In-Circuit test, ICT (alla kretsar är monterade) IC Testprobe Mönsterkort 21

22 Bättre med DFT! DFT = Design För Testbarhet Att med speciella konstruktionsmetoder märkbart höja testbarheten Realisera scan-teknik i ASIC Nyttja Boundary-Scan tekniken Realisera själv-test (BIST) Anpassa mekaniken för bättre access Använda sunt förnuft! 22

23 Synkron konstruktion Extra testpunkter Partitionering Initialisering Sekventiellt djup Redundans Analogt/Digitalt Mekanisk hänsyn 23

24 Ad-Hoc, ett exempel Introducera extra testpunkter In Nät 1 Nod A Nod B Nät 2 Ut Svårtestad Testdata in Testläge MUX Nod A Testdata ut In Nät 1 Nod B Nät 2 Ut Lättestad Testdata ut 24

25 Regel: Initiera testobjekt Initiering/reset innebär att samtliga signaler och funktioner ställs till ett förutbestämt läge. Verifiera initiering genom simulering. Interna oscillatorer ska kunna stängas av. 25

26 Ökad testbarhet vid Analog/Digital konstruktion Skift ut I0 Q0 I1 I2 Q1 Digital Shift D/A Analog Q2 I3 Q3 Skift in Skift ut I0 Q0 Analog A/D I1 I2 Shift Q1 Q2 Digital I3 Q3 Skift in 26

27 Strukturerad konstruktion Ordning och relationer mellan delarna i en helhet Modularisering och parameterisering Konstruera så att testmönster kan automatgenereras (ATPG). Disciplin! 27

28 Scan-teknik normal/test data scan data klocka MUX scan-vippa S D Cl R Q Q* Scan-teknik underlättar ATPG Modell av sekvensnät X Xp Yp Y Zp Kombinatorisk logik Scan in CK Test Minneselement (speciellt utformade vippor,scanvippor) Scan ut återkoppling 28

29 ABSTRAKT från ITC 99 Proceeding This paper presents the research results of the sequential testability of the Philips 80C51 microcontroller [14]. The motivation for this research were to save chip area and test application time (i.e. reducing the production costs), and to evaluate the effectiveness and efficiency of the Delft Automatic Test (DAT) generation system for sequential circuits [10] on real industrial sequential circuits, such as the 80C51. ATPG has been performed on a fully sequential version (non-scan) and on several partialscan versions of the 80C51. The stuck-at fault coverage of the full scan version is above 91 %, while the fault coverage of the non-scan version is almost zero. Therefore partial-scan versions of the 80C51 have been developed to achieve the fault coverage level of the full-scan version. Experimental results demonstrate that almost 50 % of the FF s have to be scannable in order to approach the fault coverage of the full-scan version. The fault coverage is reduced by +/- 10 %, when +/- 30 % of the FF s have been selected for scan. 29

30 30

31 Boundary Scan Test JTAG Operationer: Extern test, Intern test, Sampling Logik Logik Scan in Logik Logik Scan ut 31

32 Scan-cell Mode Scan ut Signal in MUX A0 Signal ut A1 MUX S 1D C1 R A0 A1 Klocka Shift Scan in 32

33 Boundary Scan Test arkitektur arkitektur Boundary-Scan register Register för enhetens beteckning option option Användarens testdataregister MUX TDI Bypassregister, BPR Avkodningslogik DR klockning/styrning Instruktionsregister, IR MUX Utbuffert TDO TMS TAP styrenhet IR klockning/styrning Val TCK Enable Status 33

34 1 Reset Run test/ Select Select idle DR-scan IR-scan Capture DR 1 Capture IR 0 0 Shift DR 1 0 Shift IR 0 1 Exit1 DR 1 Exit1 IR Pause DR 0 Pause IR Exit2 DR Exit2 IR 1 1 Update DR Update IR 0 34

35 Mixed signal test, IEEE BST-celler Analog utsignal TAP Varje BST-cell är förbunden med extern/intern anslutning. Därmed kan anslutningens ström och spänning mätas, individuellt. Styrs från TAP. Analog insignal 35

36 36

37 Självtest (BIST) Test Testgenerator LFSR Test objekt Testregister MISR "signatur-analysator" OK / ej OK Pseudo- random generator Test XOR =1 SR 1 01 =1 SR 2 02 SR 3 03 SR 4 04 SR 5 05 Utgångar 37

38 BIST- och Scan-teknik Primary Inputs Primary Outputs LFSR pattern generator Combinational logic MISR signature analyser Test enable clock Test Controller 38

39 data in Styrenhet självtest scankedja Datagenerator kontrollregister styrsignaler adress in adressgenerator RAM TDI TDO = scan register Testdata data ut 39

40 IEEE P1500, standard för Embedded Core Test 40

41 Detta ger Design För Test Introduktion av DFT-tekniker möjliggör - att öka testbarheten - att korta ledtiderna - att höja kvaliteten - att hantera komplexa och kompakta konstruktioner DFT sänker kostnaderna 41

42 Intelligent analys Puls generator Olämplig koppling i ASIC IN1 IN2 & & D Q CK QB CL =1 =1 =1 Z & Öppen ingång + & Ingång ansluten till "0" AND-grind alltid stängd. Direkt kopplad till "+" & D Q CK QB CL Återkoppling utan minneselement Två sammankopplade Totempåleingångar Clear och Data förbundna 42