CMOS-inverteraren. CMOS-logik. Parasitiska kapacitanser. CMOS-variationer: Pseudo-NMOS och PTL

Transkript

1 FÖRELÄSNING 6 CMOS-inverteraren CMOS-logik Parasitiska kapacitanser CMOS-variationer: Pseudo-NMOS och PTL Per Larsson-Edefors, Chalmers tekniska högskola ED351 Kretselektronik 1(46)

2 CMOS-inverteraren (S&S4: 5.8, 13.1, 13.2/S&S5: 4.10, 10.1, 10.2) Per Larsson-Edefors, Chalmers tekniska högskola ED351 Kretselektronik 2(46)

3 CMOS-KONCEPTET Per Larsson-Edefors, Chalmers tekniska högskola ED351 Kretselektronik 3(46)

4 ÖVERFÖRINGSKRKTERISTIK - VTC:N Karakteristiken är mycket brant kring V in , 2 och idealt sett råder här oändlig förstärkning. tt CMOS är känd för sin stora brusmarginal märks om man betänker att t.ex. för V DD alla V in som ligger en bit under har vi en stabil logisk nolla på ingången. V DD Detta betyder att även om det finns en hel del spänningsbrus på V in (+/- flera hundra millivolt) håller sig grindens logiska värde stabilt. V DD V ut V in = 0 V DD V in Per Larsson-Edefors, Chalmers tekniska högskola ED351 Kretselektronik 4(46)

5 OMSLGSPUNKT Den spänning på V in, som gör så att utgången slår om, kan vi kalla omslagsspänningen V TRIP : V DD V Tp V k Tn p V TRIP = k n ---- k p k n V DD V ut Lägg märke till att en justering av transistorernas storlekar påverkar vid vilken insignal inverteraren slår om! V TRIP V DD V in Per Larsson-Edefors, Chalmers tekniska högskola ED351 Kretselektronik 5(46)

6 EN GRINDS EGENSKPER Fan-in Logikgrind Logikgrind Logikgrind t d (50% 50%) fördröjning Fan-out Logikgrind t r (10% 90%) t f (90% 10%) Per Larsson-Edefors, Chalmers tekniska högskola ED351 Kretselektronik 6(46)

7 DEN DIGITL VRDGEN: UPP- OCH URLDDNING V ut V in = 0 I dp tid C L Vut C L initialt tom på laddning C L initialt full på laddning V ut t d( 0 1) V in = 1 I dn tid t d( 1 0) Per Larsson-Edefors, Chalmers tekniska högskola ED351 Kretselektronik 7(46)

8 RESISTNS SOM PPROXIMTION VID UPPLDDNING 1(2) R pproximation: Vi antar nu att PMOS:en beter sig som en resistans. I dp V ut C L Kirchhoffs spänningslag (medurs): V DD '() t R I dp () t V ut () t = 0 tillsammans med d I dp () t = C L Vut () t dt ger d V DD '() t R C L Vut () t V. dt ut () t = 0 V DD + - R I dp V ut C L V DD '() t är ett steg från 0 till V DD i t = 0. Per Larsson-Edefors, Chalmers tekniska högskola ED351 Kretselektronik 8(46)

9 RESISTNS SOM PPROXIMTION VID UPPLDDNING 2(2) V DD R I dp - V s DD RC L sv ut ( s) V ut ( s) = Laplace-transformer: V ut C L 1. V DD '() t är ett steg från 0 V till V DD 1 - V s DD d 2. Vut () t sv dt ut ( s) 3. V ut () t V ut ( s) 1 V DD 1 V ut ( s) = s RC L + s 1 1 V ut ( s) = V DD s s + 1 RC L /..slår i Laplace-tabell../ för t > 0 gäller V ut () t = V DD 1 e t RC L V ut t Per Larsson-Edefors, Chalmers tekniska högskola ED351 Kretselektronik 9(46)

10 UPPLDDNING MED PMOS - FÖRDRÖJNING 1(3) R? Men vår påkopplade PMOS-transistor passerar två olika operationsområden! G S V in = 0 I dp D t V ut V SG = V DD ständigt. V SD = V DD vid t = 0. PMOS mättad i t = 0. Vid någon tidpunkt blir V SD = V SG - V T = V DD - V T och då lämnar PMOS:en sitt mättnadsområde. Notera att någon tidpunkt sker innan V ut nått 50%, d.v.s. innan. t d ( 0 1 ) pproximation: Mellan t = 0 och t d( 0 1) består I dp av en medelström I medel till hälften av linjär och till hälften av mättad ström. Per Larsson-Edefors, Chalmers tekniska högskola ED351 Kretselektronik 10(46)

11 UPPLDDNING MED PMOS - FÖRDRÖJNING 2(3) k Vid tiden t = 0, blir I mättad = - ( V. 2 SG V Tp ) 2 = k 2 - ( V DD V Tp ) 2 Vid tiden t = t gäller V d( 0 1) = V DD för vår linjära ström SD som beskrivs I linjär = k ( V SG V Tp )V SD - V. 2 SD 1 k lltså I medel - - ( V. 2 2 DD V Tp ) 2 k ( V DD V Tp ) V DD V DD = Om vi antar att V Tp = 0,2 V DD får vi I medel = 0,2975 k V DD. Per Larsson-Edefors, Chalmers tekniska högskola ED351 Kretselektronik 11(46)

12 UPPLDDNING MED PMOS - FÖRDRÖJNING 3(3) Vi kommer öva, i SPICE-övningarna, på hur laddning (Q), kapacitans (C), spänning (V), ström (I) respektive tid (t) hänger ihop: Q = I t = C V är mycket användbar fysik! Vi får I medel t C V C DD L V DD d( 0 1) = t. L 2 d( 0 1) = ( 0,2975 k V DD ) 1,7C L Vi har alltså hittat en approximation på fördröjningen: t d( 0 1) = k V DD bara I En variant: mättad C L V DD C L t. V Tp «V DD d( 0 1) = = ( k 2 V DD ) k V DD Per Larsson-Edefors, Chalmers tekniska högskola ED351 Kretselektronik 12(46)

13 BESKRIVNING V INVERTERRFÖRDRÖJNING Om vi använder den enklaste approximationen för inverteraren fås: Fördröjning för utgångsomslag 0 1: t d W p µ p C ox, p V DD ( ) C L Fördröjning för utgångsomslag 1 0: t d W n µ n C ox, n V DD Vi märker att fördröjningen kan minskas genom att man håller kapacitansen på utgången så liten som möjligt. 2. ökar bredden på transistorerna (fast detta ökar kapacitansen också!). L p ( ) C L L n Per Larsson-Edefors, Chalmers tekniska högskola ED351 Kretselektronik 13(46)

14 CMOS-logik (S&S4 13.3/S&S5: 10.3) Per Larsson-Edefors, Chalmers tekniska högskola ED351 Kretselektronik 14(46)

15 SERIELL OCH PRLLELL NMOS:R IN IN B B UT UT UT = IN om OR B UT = IN om ND B Per Larsson-Edefors, Chalmers tekniska högskola ED351 Kretselektronik 15(46)

16 SERIELL OCH PRLLELL PMOS:R IN IN B B UT UT UT = IN om OR B = B UT = IN om ND B = + B Per Larsson-Edefors, Chalmers tekniska högskola ED351 Kretselektronik 16(46)

17 KONVENTIONELL STTISK CMOS PMOS-nätet: B B UT UT = V DD om B NMOS-nätet: UT = V SS = om B Båda näten: UT = B V DD Per Larsson-Edefors, Chalmers tekniska högskola ED351 Kretselektronik 17(46)

18 CMOS NND-GRIND Per Larsson-Edefors, Chalmers tekniska högskola ED351 Kretselektronik 18(46)

19 ÖVERSIKT: TT KONSTRUER EN LLMÄN CMOS-KRETS PMOSnät NMOSnät F F = D + ( B + C) Hur ska man bygga en krets som representerar en grind med funktionen F? Per Larsson-Edefors, Chalmers tekniska högskola ED351 Kretselektronik 19(46)

20 SKISS PÅ KONSTRUKTIONSMETOD 1(4) Steg 1: Implementera NMOS-nätet för F = D+ ( B+ C) D 1: (B + C) 1B: D B C Per Larsson-Edefors, Chalmers tekniska högskola ED351 Kretselektronik 20(46)

21 SKISS PÅ KONSTRUKTIONSMETOD 2(4) PMOS:en leder när = 1 och därför är det enklare att arbeta med inverser vid konstruktion av PMOS-nät Steg 2: Förbered för implementering av PMOS-nät: F = D+ ( B+ C) Konvertera ekvationen till att innehålla inverterade ingångar F = D ( B+ C) = D ( + ( B+ C) ) = D ( + B C) Per Larsson-Edefors, Chalmers tekniska högskola ED351 Kretselektronik 21(46)

22 SKISS PÅ KONSTRUKTIONSMETOD 3(4) Steg 3: Implementera PMOS-nätet för F = D ( + B C) 3: 3B: + B C D B C D Per Larsson-Edefors, Chalmers tekniska högskola ED351 Kretselektronik 22(46)

23 SKISS PÅ KONSTRUKTIONSMETOD 4(4) B C Klart! D F = D + ( B + C) D B C Per Larsson-Edefors, Chalmers tekniska högskola ED351 Kretselektronik 23(46)

24 Parasitiska kapacitanser (S&S4+5 ppendix, men se också SPICE-övningarnas appendix) Per Larsson-Edefors, Chalmers tekniska högskola ED351 Kretselektronik 24(46)

25 ÖVERLPP GTE OCH KNL I MOS-TRNSISTORN Vy av MOSFET ovanifrån Gate i polykisel Source Drain L eff L Per Larsson-Edefors, Chalmers tekniska högskola ED351 Kretselektronik 25(46)

26 TYPISK PROCESSPRMETRR I EN 0,35-µm PROCESS PRMETER NMOS PMOS Tröskelspänning VT0 0,46 V -0,68 V Effektiv kanallängd, L eff 0,38 µm 0,50 µm Mobilitet, µ 370 cm 2 / (Vs) 126 cm 2 / (Vs) I D W --- µ L n för en NMOS Per Larsson-Edefors, Chalmers tekniska högskola ED351 Kretselektronik 26(46)

27 GTEKPCITNSER FÖR VSTÄNGD MOS-TRNSISTOR b står för body (terminalen i materialsubstratet) Source Gate C ox C dep C gb = C ox C dep Drain C gsp C gdp Isolatorns tjocklek är extremt överdriven för att ge plats åt kapacitanssymboler Body/Substrat Per Larsson-Edefors, Chalmers tekniska högskola ED351 Kretselektronik 27(46)

28 GTEKPCITNSER I LINJÄR OMRÅDET Source Gate C gb = 0 Drain C gsp C gs C gd C gdp Body Per Larsson-Edefors, Chalmers tekniska högskola ED351 Kretselektronik 28(46)

29 GTEKPCITNSER I MÄTTDE OMRÅDET Source Gate Drain C gsp C gs C gb = 0 C gdp Body Per Larsson-Edefors, Chalmers tekniska högskola ED351 Kretselektronik 29(46)

30 GTEKPCITNSER - SMMNFTTNING Om man undantar överlappskapacitanserna, kan man skriva gatekapacitanserna: OPERTIONSOMRÅDE C gb(ody) C gs(ource) C gd(rain) VSTÄNGD C ox W L eff 0 0 LINJÄR 0 C ox W L eff / 2 C ox W L eff / 2 MÄTTD 0 2/3 C ox W L eff 0 med C ox = ε ox t ox (En härledning av ovanstående Meyerkapacitanser finns i appendix till SPICE-övningarna) Per Larsson-Edefors, Chalmers tekniska högskola ED351 Kretselektronik 30(46)

31 GTEKPCITNSER I EN 0,35-µm PROCESS PRMETER (NMOS) Gateoxidskapacitans 4,54 ff / µm 2 Gate-source/drain överlappskapacitans ~0,11 ff / µm Gate-bulk överlappskapacitans ~0,11 ff / µm Total gatekap: W = 3L, V GS = 3,3 V, V DS = 0 V (linjär MOS) 1,75 ff (C gs C gd ) Total gatekap: W = 3 L, V GS = 0 V, V DS = 3,3 V (cutoff) 0,75 ff C gs = 0,21 ff, C gd = 0,15 ff, C gb = 0,39 ff Per Larsson-Edefors, Chalmers tekniska högskola ED351 Kretselektronik 31(46)

32 GTEKPCITNSERN I EN INVERTERRE C gs C gb vstängd PMOS C gb C gd C gd 1 0 C gd C gb Linjär NMOS C gs C gs lla gatekapacitanser som kan uppstå De gatekapacitanser som framträder vid logisk 1 på ingången Per Larsson-Edefors, Chalmers tekniska högskola ED351 Kretselektronik 32(46)

33 DIFFUSIONSKPCITNSER I EN NMOSFET 1(2) Vy av NMOS-transistor snett ovanifrån p + -typ En s.k. p-n-övergång ger upphov till en diod n + -typ p - -typ substrat Vi ska vara glada för att vår diod aldrig blir framspänd (V B = 0, medan V D > 0). Då hade vi fått en kortslutning! Per Larsson-Edefors, Chalmers tekniska högskola ED351 Kretselektronik 33(46)

34 DIFFUSIONSKPCITNSER I EN NMOSFET 2(2) För en p-n + -diod gäller att kapacitansen vid V = 0 är εq N a C 0 = C( V = 0) = , 2V 0 där V 0 är kontaktpotentialen (0,7 V i kisel, se rep. föreläsning). - V + Ökar vi backspänningen minskar kapacitansen enligt C = C V V 0 V 0 För parasitiska diffusionsdioder på ett chips gäller alltså alltid att V 0! Per Larsson-Edefors, Chalmers tekniska högskola ED351 Kretselektronik 34(46)

35 DIFFUSIONSKPCITNSER I EN 0,35-µm PROCESS PRMETER (NMOS) Diffusionskapacitans (vid p-n-övergång) 0,94 ff / µm 2 Diffusionskapacitans (sidokapacitanser) 0,25 ff / µm Total diffusionskapacitans för W = 3 L vid 0 V 1,045 ff Total diffusionskapacitans för W = 3 L vid 3,3 V 0,66 ff Per Larsson-Edefors, Chalmers tekniska högskola ED351 Kretselektronik 35(46)

36 DIFFUSIONSKPCITNSER I EN INVERTERRE C diff C diff 0 C diff C diff Vid logisk 0 på utgången är diffusionskapacitansen som störst för NMOS:en, och som minst för PMOS:en. Per Larsson-Edefors, Chalmers tekniska högskola ED351 Kretselektronik 36(46)

37 ÅTERKOMMER NÄST FÖRELÄSNING... C pd C pg C nd C w C ng Per Larsson-Edefors, Chalmers tekniska högskola ED351 Kretselektronik 37(46)

38 CMOS-variationer: Pseudo-NMOS och PTL (S&S4 13.4, 13.5/S&S5 10.4, 10.5) Per Larsson-Edefors, Chalmers tekniska högskola ED351 Kretselektronik 38(46)

39 ÖVERSIKT: NDR STTISK KRETSTEKNIKER Förutom den konventionella CMOS-tekniken så finns det ett antal andra statiska, digitala kretstekniker som använder sig av MOS-transistorer. Några av dessa är: - Ratioed logic. - Passtransistorlogik (PTL). - Transmissionsgrindslogik (TG-logik). Med en statisk kretsteknik menar man en teknik där utgången på grinden under alla tidpunkter är ansluten till antingen V DD eller jord. Per Larsson-Edefors, Chalmers tekniska högskola ED351 Kretselektronik 39(46)

40 PSEUDO-NMOS LOGIK I denna logik når aldrig utgången ända ned till 0 V vid logisk nolla (L), utan den stannar på ett spänningsvärde som bestäms av kvoten mellan den s.k. ON-resistansen på NMOS-nätet och lastresistansen (PMOS:en): V utl = R NMOS-nät R last R NMOS-nät V. + DD Tekniken kan vara användbar om man behöver bygga en grind som i vanlig CMOS-logik kräver många (långsamma) PMOS-transistorer i serie. NMOSnät Per Larsson-Edefors, Chalmers tekniska högskola ED351 Kretselektronik 40(46)

41 EN NOR-GRIND MED STORT FN-IN Tumregel för hyggligt, kvoterat logiskt värde på utgången R last > 4 R NMOS-nät Faller bra Stiger dåligt Faller bra, men stannar vid V utl Stiger bra Per Larsson-Edefors, Chalmers tekniska högskola ED351 Kretselektronik 41(46)

42 PSSTRNSISTORLOGIK - PTL B B nvänder NMOS:ar som strömbrytare i logiska nät för att vidarebefordra logiska nivåer som bestäms av Booleska variabler istället för matningsspänningar. - Logiska ettor tappar i signalamplitud Ofta lägger man en CMOS-inverterare efter en eller ett par PTL-grindar, så att den logiska nivån återställs. Per Larsson-Edefors, Chalmers tekniska högskola ED351 Kretselektronik 42(46)

43 EN EFFEKTIV XOR-GRIND I PTL-LOGIK B B Notera att kontrollsignalerna ( och dess invers) måste vara komplementära så att de två passtransistorerna inte driver inverterarens ingång åt två olika håll (B och dess invers). Signalen framför inverteraren når alltså inte riktigt upp till V DD utan når bara V DD - V T. Detta leder till ökad effektförbrukning i inverteraren, ty dess PMOS stängs aldrig av helt! Per Larsson-Edefors, Chalmers tekniska högskola ED351 Kretselektronik 43(46)

44 TRNSMISSIONSGRINDSLOGIK - TG-LOGIK B B nvänder både NMOS och PMOS som strömbrytare i logiska nät (som är ekvivalenta med PTL-logik). Logiska ettor degraderas inte längre i signalvärde, eftersom PMOS:en släpper igenom en logisk 1:a väl. Flera TG-grindar efter varann ger lång fördröjning då vi får en seriekoppling av transistorer, d.v.s. en RC-länk. Per Larsson-Edefors, Chalmers tekniska högskola ED351 Kretselektronik 44(46)

45 EN TITT PÅ EN PROCESSOR - EN 64-B DDERRE Insignal MSB Inuti en adderare krävs många XOR-grindar - kolla sanningstabellen för en additionssumma Insignal LSB s 0 s 10 s 20 s 30 s 40 s 50 s 60 s 64 Per Larsson-Edefors, Chalmers tekniska högskola ED351 Kretselektronik 45(46)

46 EN XOR-GRIND I TG-LOGIK B B XOR B i vanlig CMOS B B B TG-logik B PTL och TG-logik är som mest användbara när de realiserar X(N)OR-funktioner. Man sparar transistorer och därmed yta... möjligen också hastighet... men mindre troligt effekt. Per Larsson-Edefors, Chalmers tekniska högskola ED351 Kretselektronik 46(46)